3-D Transistors:FinFETs - Nanowires

Σακελλαρόπουλος Διονύσης

Υπεύθυνος: Δ. Τσουκαλάς

ΣΕΜΦΕ – ΕΜΠ 2012

Περιεχόμενα

• Ιστορία των Τρανζίστορ• Προκλήσεις• Προτάσεις – FinFET/Nanowire• Συγκρίσεις• Εφαρμογές• Σύνοψη

Ιστορικά Στοιχεία

• 1925: Julius Edgar Lilienfeld – 1η Πατέντα (FET=Field-Effect-Transistor)

• 1947: Bardeen, Shockley, Brattain - Διπολικό Τρανζίστορ

Νόμπελ 1956

Σημαντικό εργαλείο σ την β ιομηχανία ημιαγωγών ~ $380 billion

Χρήση κυρίως MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor)

• S: Πηγή (Source)• D: Απαγωγός (Drain)• G: Πύλη (Gate)• B: Υπόστρωμα (Substrate/Body)• Λευκό: Oxide

Ανάγκη για μικρότερα MOSFET - Scaling

• Περισσότερα τρανζίστορ στον ίδιο χώρο• Χαμηλότερο κόστος ανά ολοκληρωμένο κύκλωμα– ανάλογο του αριθμού των chip που

δύναται να έχει κάθε wafer

Ως αποτέλεσμα:• Μεγαλύτερη υπολογιστική ισχύς• Μεγαλύτερης χωρητικότητας μνήμες

Moore’s Law: Διπλασιασμός του αριθμού των τρανζίστορ ανά chip κάθε δύο χρόνια – Gordon Moore, 1965

1989: Intel 80486 2000: Intel Pentium 4 2012: Intel Ivy Bridge Core i7

1.18 million 42 million

1.4 billionΠαραδείγματα

Προκλήσεις (Sca l ing) :

• Διαρροή Ρεύματος• Gate-Oxide• Junction

• Αύξηση Θερμοκρασίας

SCE (Short Channel Effect):

DIBL (Drain-Induced Barrier Lowering):

ηλ. διαπερατότητα βάθος επαφής SD μήκος καναλιού πάχος οξειδίου βάθος περιοχής

απογύμνωσης δυναμικό Electrostatic Integrity

εξαρτάται από τη γεωμετρία της συσκευής μετράει κατά πόσο το ηλ. πεδίο από τον απαγωγό επηρεάζει το κανάλι

τάση κατωφλίου σε long-channel device

Μικρότερο Κανάλι → Δύσκολα OFF

Επομένως, τα SCEs μπορούν να μειωθούν με:• Μείωση βάθους ε• Μείωση πάχους οξειδίου • Μείωση βάθους περιοχής απογύμνωσης μέσω αύξησης της συγκέντρωσης του doping

Μ ε ί ω σ η , δ η λ α δ ή , τ ο υ !

Επίλυση :

SCE (Short Channel Effect):

DIBL (Drain-Induced Barrier Lowering):

ΠροτάσειςNew

Geometries 3-D

Multi-gate Devices

Multi-Gate Transistors

FinFETs

Nanowire Transistors

FinFETs:• Source• Drain• Fins (channel)• Gates

Φυσική :• Natural Length:

Λύνοντας την εξ. Poisson ανάλογα με τον αριθμό των πυλών έχουμε:

Άρα, όσο πιο μικρό είναι το πάχος του οξειδίου πύλης και το πάχος του φιλμ πυριτίου, τόσο μικρότερο είναι το δηλ. και η επίδραση του ηλ. πεδίου του απαγωγού στο κανάλι.

Αυτό μπορεί να συμβεί και με περισσότερες πύλες.

• Current Drive:

• Το συνολικό ρεύμα ενός τρανζίστορ σε όλα τα μέρη του (S, D, G) ν-πυλών είναι ν-φορές μεγαλύτερο από το ρεύμα ενός τρανζίστορ με μία πύλη ίδιων διαστάσεων.

• Για μεγαλύτερα ρεύματα από ν-φόρες → πολλαπλά fins! Το συνολικό ρεύμα θα ισούται με το ρεύμα που διαρρέει ένα fin πολλαπλασιασμένο με τον συνολικό αριθμό των fins.

• Threshold Voltage:• Η τάση κατωφλίου εξαρτάται από το πάχος του φιλμ πυριτίου (κανάλι)

𝑉 𝑇𝐻=ΦMS+kTqln ( 2Cox kT

q2ni t Si )+ π 2ħ2

2q𝑚∗𝑡𝑆𝑖2

ΦMS : διαφορά δυναμικού μετάξυ πύλης καικαναλιού χωρητικότητα οξειδίου αριθμός ζωνών

Φ : δυναμικό καναλιού

Το μεγαλώνει καθώς μικραίνουν τα γεωμετρικά μεγέθη ()

Κατασκευή :

• Fin Formation• Gate Stack Formation• Source and Drain Extension

Implant• Spacer Formation• Epitaxial Raised Source/Drain

Formation• Deep Source/Drain Implantation

and Activation Anneal

CMOS(Complementary Metal-Oxide-Semiconductor)

F i n s : Διαστάσεις πολύ σημαντικές για τα SCE!

𝝀 √𝒕𝑺𝒊 ,𝒕𝑺𝒊=𝑭𝒊𝒏𝑾𝒊𝒅𝒕𝒉𝜎𝜀𝑚𝑢𝑙𝑡𝑖−𝑔𝑎𝑡𝑒

Fin Height/Pitch:

𝑾 𝒆𝒇𝒇=𝟐𝑭𝒊𝒏𝑯𝒆𝒊𝒈𝒉𝒕𝑾 𝒇𝒐𝒐𝒕

𝑷𝑭𝒊𝒏

αποτελεσματικό πλάτος καναλιού ύψος fin απόσταση ανάμεσα σε κάθε fin πλάτος ίχνους στο υπόστρωμα

Competitive: ή

Nanowire Transistors:• Source• Drain• Silicon Nanowire• Gate• Gate Oxide

Ο υ σ ι α σ τ ι κ ά :• Ένα GAA (Gate-All-Around) Transistor• Όλο το nanowire (S+D+Ch) είναι είτε p-type, είτε n-type• Αντίστοιχα, η πύλη είναι είτε n-type, είτε p-type• Δεν υπάρχουν junctions!

Junctionless:• Όχι παραπάνω doping • Χαμηλότερο κόστος• Όχι διάχυση (annealing)• Όχι Junction Leakage

Fabr ication :

• Commercial SOI Wafers and Electron-Beam Lithography (10nm πάχος)• Συνολικό doping (ion implantation) χρησιμοποιώντας για n-type και για p-type →

υψηλό current drive• Gate:

• Εναπόθεση στρώματος πυριτίου πάχους σε θερμοκρασία εντός ενός Low-Pressure Chemical Vapor Deposition (LPCVD) Reactor

• Ανόπτηση (annealing) σε άζωτο στους για 30 λεπτά• Etching & Patterning σε Reactive-Ion Etch (RIE) Reactor

• Για ιδανικές τιμές τάσης κατωφλίου → poly-silicon gate (n-type) poly-silicon gate (p-type)

• Layer Deposition• - aluminium Επιμετάλλωση για μέγιστη ηλεκτρική επαφή στη συσκευή μας

3 Πύλες → Top, Right, Left

n-type p-type

Επιδόσεις παρόμοιες με αυτές των FinFETs!

Καλύτερη θερμοκρασιακή απόδοση!

Λιγότερο Leakage Current!

Γ ι α δ ι ά φ ο ρ α

Εφαρμογές:

• Nanowire Transistor ακόμα σε ερευνητικό στάδιο• FinFET:

• Intel Ivy Bridge 22nm CPUs (2012)• 2002 → 2012• Tri-Gate FET (3 κανάλια + 3 πύλες)• Up to 37% higher speed• Up to 50% less power consumption

• Colinge, J. P. - FinFETs and Other Multi-Gate Transistors (Springer)• Colinge, J. P. - Nanowire Transistors without Junctions (Nature Nanotechnology)• Τσουκαλάς, Δ. - Σημειώσεις Φυσικής Μικροηλεκτρονικών Διατάξεων• Θαναηλάκης, Α. - Θεωρία και Τεχνολογία Ημιαγωγών• Kasap, S. O. - Αρχές Ηλεκτρονικών Υλικών και Διατάξεων (Παπασωτηρίου)• Nanohub.org (MugFET & OMEN Nanowire Tools)• Sung G. Kim - MuGFET: First-Time User Guide• Saumitra R. Mehrotra - Nanowire: First-Time User Guide• Wikipedia.org• Hobs, Chris - CMOS Scaling Beyond FinFETs: Nanowires and TFETs (SEMATECH)• Colinge, J. P. - The SOI MOSFET: from Single Gate to Multigate (EuroSOI)• Lee, Jong-Ho - Fabrication and Characterization of bulk FinFETs for Future Nano-Scale

CMOS Technology• Fabio D’ Agostino, Daniele Quercia - Short-Channel Effects in MOSFETs

Σας Ευχαριστώ!