Έλεγχος Ορθής Λειτουργίας Έλεγχος Ορθής Λειτουργίας VLSI VLSI Κυκλωμάτων σε Υπομικρονικές Τεχνολογίες Κυκλωμάτων σε Υπομικρονικές Τεχνολογίες με Παρατήρηση του Ρεύματος Ηρεμίας με Παρατήρηση του Ρεύματος Ηρεμίας IIDDQDDQ

Τοποθέτηση του Προβλήματος:

Καθώς οι διαστάσεις στις Τεχνολογίες Καθώς οι διαστάσεις στις Τεχνολογίες CMOS CMOS μειώνονται (νανοτεχνολογίες) η αποτελεσματικότητα των τεχνικών ελέγχου με παρατήρηση του μειώνονται (νανοτεχνολογίες) η αποτελεσματικότητα των τεχνικών ελέγχου με παρατήρηση του ρεύματος ηρεμίας (ρεύματος ηρεμίας (IIDDQDDQ) ) φαίνεται να περιορίζεται διότι:φαίνεται να περιορίζεται διότι:

•το ρεύμα διαρροής των τρανζίστορ στην κανονική λειτουργία αυξάνει, ενώ μειώνεται η διαφορά του από το ρεύμα διαρροής παρουσία σφάλματοςτο ρεύμα διαρροής των τρανζίστορ στην κανονική λειτουργία αυξάνει, ενώ μειώνεται η διαφορά του από το ρεύμα διαρροής παρουσία σφάλματος•ο αριθμός των τρανζίστορ/ο αριθμός των τρανζίστορ/chipchip αυξάνει δραματικά, αυξάνοντας ακόμη περισσότερο το ρεύμα κανονικής λειτουργίας αυξάνει δραματικά, αυξάνοντας ακόμη περισσότερο το ρεύμα κανονικής λειτουργίας

Αποτέλεσμα: Αδυναμία διάκρισης μεταξύ κανονικής και εσφαλμένης λειτουργίας με βάση το ρεύμα διαρροής.Αποτέλεσμα: Αδυναμία διάκρισης μεταξύ κανονικής και εσφαλμένης λειτουργίας με βάση το ρεύμα διαρροής.

Η προταθείσα λύση:

Αντιστάθμιση του ρεύματος ηρεμίας κανονικής λειτουργίας ώστε να μπορεί να διακριθεί και μικρή διαρροή ρεύματος λόγω της παρουσίας σφάλματος. Αντιστάθμιση του ρεύματος ηρεμίας κανονικής λειτουργίας ώστε να μπορεί να διακριθεί και μικρή διαρροή ρεύματος λόγω της παρουσίας σφάλματος.

Μεθοδολογία: Κατάτμηση του υπό έλεγχο κυκλώματος σε δύο υποκυκλώματα και χρήση του ρεύματος ηρεμίας του ενός για αντιστάθμιση του Μεθοδολογία: Κατάτμηση του υπό έλεγχο κυκλώματος σε δύο υποκυκλώματα και χρήση του ρεύματος ηρεμίας του ενός για αντιστάθμιση του ρεύματος ηρεμίας του άλλου κατά την εφαρμογή του ελέγχου ρεύματος ηρεμίας του άλλου κατά την εφαρμογή του ελέγχου IIDDQDDQ και αντίστροφα. και αντίστροφα.

DIGITAL INPUTS

10us

NT

Pass-Fail

SELECT_X, X=1,2,…,6 INPUTS

RSELECT, USUALLY =1 (1kohm)

2000us

t1

t2

FAULT ENABLE

DIGITAL INPUTS

10us

NT

Pass-Fail

SELECT_X, X=1,2,…,6 INPUTS

RSELECT, USUALLY =1 (1kohm)

2000us

t1

t2

FAULT ENABLE

NAND_1_A

NAND_1_B

NOR_1_A

NOR_1_B NOR_2_B

NOR_2_A

NAND_2_B

NAND_2_A

DIGITAL CELL

SELECT_1 SELECT_4

SELECT_2

SELECT_3

SELECT_5

SELECT_6

VDD

VGnd_L

GND

VGnd_R

FAULTY CELL

FAULT ENABLE

NT VREF RSELECT PASS/FAIL

Program. Mirror

COMPARATOR

NAND_1_A

NAND_1_B

NOR_1_A

NOR_1_B NOR_2_B

NOR_2_A

NAND_2_B

NAND_2_A

DIGITAL CELL

SELECT_1 SELECT_4

SELECT_2

SELECT_3

SELECT_5

SELECT_6

VDD

VGnd_L

GND

VGnd_R

FAULTY CELL

FAULT ENABLE

NT VREF RSELECT PASS/FAIL

Program. Mirror

COMPARATOR

Για την ανάδειξη της αποτελεσματικότητας της μεθόδου σχεδιάστηκε και Για την ανάδειξη της αποτελεσματικότητας της μεθόδου σχεδιάστηκε και κατασκευάστηκε το πειραματικό κύκλωμα του οποίου το διάγραμμα βαθμίδων φαίνεται κατασκευάστηκε το πειραματικό κύκλωμα του οποίου το διάγραμμα βαθμίδων φαίνεται στο σχήμα. στο σχήμα. Αποτελείται από: Αποτελείται από:

•Το υπό έλεγχο ψηφιακό κύκλωμα, το οποίο είναι εσωτερικά χωρισμένο σε δύο Το υπό έλεγχο ψηφιακό κύκλωμα, το οποίο είναι εσωτερικά χωρισμένο σε δύο υποκυκλώματα.υποκυκλώματα.•Έναν προγραμματιζόμενο καθρέπτη ρεύματος ο οποίος μπορεί να τεθεί σε 46 Έναν προγραμματιζόμενο καθρέπτη ρεύματος ο οποίος μπορεί να τεθεί σε 46 καταστάσεις.καταστάσεις.•Έναν συγκριτή, ο οποίος χρησιμοποιείται σαν αισθητήρας ρεύματος για την Έναν συγκριτή, ο οποίος χρησιμοποιείται σαν αισθητήρας ρεύματος για την ανίχνευση των εσφαλμένων ρευμάτων.ανίχνευση των εσφαλμένων ρευμάτων.•Ένα κύκλωμα εξομοίωσης σφάλματος με το οποίο εισάγουμε τεχνητά σφάλματα Ένα κύκλωμα εξομοίωσης σφάλματος με το οποίο εισάγουμε τεχνητά σφάλματα βραχυκύκλωσης στο υπό έλεγχο κύκλωμα.βραχυκύκλωσης στο υπό έλεγχο κύκλωμα.

Πειραματικό Κύκλωμα:

VGnd_L

VGnd_R

Digital_Cell

Comparator

Mirror

NAND_1_A

NAND_1_B

NAND_2_B

NAND_2_A

NOR_1_A

NOR_1_B

Pass-Fail

VREF

VDD

FaultEnable

RSelect

NOR_2_B

NOR_2_A

SELECT_1

SELECT_3

SELECT_2

SELECT_4

SELECT_6

SELECT_5GND

NT

VGnd_L

VGnd_R

Digital_CellDigital_Cell

ComparatorComparator

MirrorMirror

NAND_1_A

NAND_1_B

NAND_2_B

NAND_2_A

NOR_1_A

NOR_1_B

Pass-Fail

VREF

VDD

FaultEnable

RSelect

NOR_2_B

NOR_2_A

SELECT_1

SELECT_3

SELECT_2

SELECT_4

SELECT_6

SELECT_5GND

NT

Απόκριση του κυκλώματος παρουσία σφάλματοςΤο διάγραμμα χρονισμού για τη λειτουργία του κυκλώματος Η τοπολογία του φυσικού σχεδίου του κυκλώματος

Το φυσικό σχέδιο (layout) του κυκλώματος

Το πειραματικό κύκλωμα σχεδιάστηκε και κατασκευάστηκε σε τεχνολογία Το πειραματικό κύκλωμα σχεδιάστηκε και κατασκευάστηκε σε τεχνολογία CMOS 0.18 CMOS 0.18 μμm m τηςτης STMicroelectronics. STMicroelectronics.

Αγγελική ΑραπογιάννηΤμήμα Πληροφορικής και ΤηλεπικοινωνιώνΠανεπιστημίου Αθηνών

Γεώργιος ΤσιατούχαςΤμήμα Πληροφορικής Πανεπιστημίου Ιωαννίνων

Salvador Mir ΤΙΜΑ, IMAGGrenoble

Με τη μερική υποστήριξη του Προγράμματος MEDEA+ T101

Σχετικές εργασίες:Σχετικές εργασίες:

1)1) ““A New Scheme for Effective IDDQ Testing in Deep Submicron”, Y. TSIATOUHAS, Y. A New Scheme for Effective IDDQ Testing in Deep Submicron”, Y. TSIATOUHAS, Y. MOISIADIS, TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, Proc. of IEEE Int. MOISIADIS, TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, Proc. of IEEE Int. Workshop on Defect Based Testing (DBT’00), Montreal, April 2000.Workshop on Defect Based Testing (DBT’00), Montreal, April 2000.

2) “Extending the Viability of IDDQ Testing in the Deep Submicron Era” Y. TSIATOUHAS, 2) “Extending the Viability of IDDQ Testing in the Deep Submicron Era” Y. TSIATOUHAS, TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, 3rd IEEE ISQED, March 2002.TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, 3rd IEEE ISQED, March 2002.

3)3) “A New Technique for IDDQ Testing in Nanometer Technologies”“A New Technique for IDDQ Testing in Nanometer Technologies” Y. TSIATOUHAS, Y. Y. TSIATOUHAS, Y. MOISIADIS, TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, Elsevier Science, MOISIADIS, TH. HANIOTAKIS, D. NIKOLOS AND A. ARAPOYANNI, Elsevier Science, INTEGRATION the VLSI journal, vol 31/2, pp 183-194, Aug.2002.INTEGRATION the VLSI journal, vol 31/2, pp 183-194, Aug.2002.

4)4) “An Embedded IDDQ Testing Architecture and Technique”, Y. Tsiatouhas, Th. Haniotakis “An Embedded IDDQ Testing Architecture and Technique”, Y. Tsiatouhas, Th. Haniotakis and A. Arapoyanni, 4rd IEEE International Symposium on Quality Electronic Design and A. Arapoyanni, 4rd IEEE International Symposium on Quality Electronic Design (ISQED03), pp. 442-445, March 2003. (ISQED03), pp. 442-445, March 2003.