ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ...9. ΑΡΙΘΜΗΤΙΚΑ &...

ΕΘΝΙΚΟΝ ΚΑΙ ΚΑΠΟΔΙΣΤΡΙΑΚΟΝ ΠΑΝΕΠΙΣΤΗΜΙΟΝ ΑΘΗΝΩΝ

ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ

Καθηγητής Αντώνης Πασχάλης

4η Έκδοση

ΑΘΗΝΑ 2017

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΠΡΟΛΟΓΟΣ

© ΚΑΘΗΓΗΤΗΣ ΠΑΣΧΑΛΗΣ ΑΝΤΩΝΗΣ 2017

ΠΡΟΛΟΓΟΣ Μετά από τη διδασκαλία του μαθήματος της Λογικής Σχεδίασης για μία δεκαπενταετία και με αφορμή την αλλαγή του προγράμματος προπτυχιακών σπουδών του Τμήματος ήλθε η κατάλληλη στιγμή για την παρουσίαση της τετάρτης αναθεωρημένης έκδοσης των πανεπιστημιακών παραδόσεων, η οποία περιέχει, ύλη αντίστοιχη των 6 πιστωτικών μονάδων (ECTS) του μαθήματος, που αντιστοιχούν σε 150 ώρες συνολικής ενασχόλησης με το μάθημα. Στην παρούσα έκδοση έχει δοθεί μεγαλύτερη έμφαση στην ακολουθιακή λογική σχεδίαση και παρέχονται περισσότερες επεξηγήσεις και ασκήσεις με στόχο τη διευκόλυνση των φοιτητών στην κατανόηση του μαθήματος. Σε αυτές τις ασκήσεις θα βασιστεί και η τελική εξέταση της θεωρίας του μαθήματος.

Το παρόν εκπαιδευτικό υλικό έχει σαν στόχο την ουσιαστική επαφή του φοιτητή με το γνωστικό αντικείμενο της Λογικής Σχεδίασης και τη μύησή του στη διαδικασία της μάθησης και την ανάπτυξη συλλογισμών. Το υλικό αυτό χρησιμοποιείται από τους φοιτητές κατά τη διάρκεια των παραδόσεων σαν "σημειωματάριο" στο οποίο μπορούν να σημειώνουν τυχούσες απορίες ή διευκρινίσεις καθώς και τη λύση επιλεγμένων ασκήσεων. Στο τέλος των παραδόσεων ο φοιτητής, που παρακολούθησε το μάθημα, θα έχει στα χέρια του ένα ολοκληρωμένο εκπαιδευτικό υλικό, που δημιουργήθηκε με τη δική του συμμετοχή και αυτενέργεια. Το υλικό αυτό θα είναι η βάση της προετοιμασίας του για την τελική αξιολόγησή του.

Καθηγητής Αντώνης Πασχάλης Αθήνα, Οκτώβριος 2017

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΠΡΟΛΟΓΟΣ

© ΚΑΘΗΓΗΤΗΣ ΠΑΣΧΑΛΗΣ ΑΝΤΩΝΗΣ 2017

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΧΡΗΣΙΜΕΣ ΠΛΗΡΟΦΟΡΙΕΣ

© ΚΑΘΗΓΗΤΗΣ ΠΑΣΧΑΛΗΣ ΑΝΤΩΝΗΣ 2017 ΕΝΟΤΗΤΑ 0, ΣΕΛ. 1

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Καθηγητής Αντώνης Πασχάλης

Οι Διδάσκοντες

Αντώνης Πασχάλης, Καθηγητής, ΘεωρίαΓραφείο: A40 (Α’ όροφος)Τηλ. 210-727-5231E-mail: [email protected]

Νεκτάριος Κρανίτης, Συν. Ερευνητής, ΕργαστήριοΓραφείο: Α1 (Α’ όροφος)Τηλ. 210-727-5222E-mail: [email protected]



ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Υποχρεωτικό Μάθημα (Κορμού) του Α’ εξαμήνου Κωδικός Κ02 Θεωρία + Φροντιστήριο 4 ώρες

6 ECTS

Τετάρτη 09:00 – 11:00 (Αμφιθέατρο)

Πέμπτη 09:00 – 11:00 (Αμφιθέατρο)

Σκοπός του μαθήματος: Η παροχή της βασικής γνώσης για τα ψηφιακά κυκλώματα Η παροχή της βασικής γνώσης για τα ψηφιακά κυκλώματα

και τις θεμελιώδεις έννοιες και διαδικασίες που απαιτούνται για τον σχεδιασμό τους• Τα ψηφιακά κυκλώματα αποτελούν τον λειτουργικό πυρήνα όλων των προϊόντων που επεξεργάζονται ψηφιακά δεδομένα

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Προαιρετικό Εργαστήριο

2 ECTS

Κάθε Τρίτη (Αίθουσα Α2 και Εργαστήριο Υψηλών Επιδόσεων) Κάθε Τρίτη (Αίθουσα Α2 και Εργαστήριο Υψηλών Επιδόσεων)

Νέο εργαστήριο με τη χρήση των επαγγελματικών εργαλείων σχεδίασης της XILINX για τον προγραμματισμό στο εργαστήριο VLSI κυκλωμάτων προγραμματίσιμης λογικής (FPGA) και τη χρήση της γλώσσας περιγραφής υλικού VHDL, που θέτουν τα θεμέλια για την υλοποίηση αλγορίθμων στο υλικό

Δεν είναι υποχρεωτικό. Απαιτείται εγγραφή (στο eclass) και δήλωση

Μπορούν να το δηλώσουν και φοιτητές προηγουμένων ετών

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Ποιους φοιτητές αφορά:

Αφορά όλους τους φοιτητές που σκοπεύουν να γίνουν επιστήμονες ή μηχανικοί υπολογιστών

Αφορά κυρίως τους φοιτητές που ενδιαφέρονται να εντρυφήσουν:• στο υλικό και στην αρχιτεκτονική,

• στις επικοινωνίες και στη δικτύωση,

• στην επεξεργασία σήματος και πληροφορίας,

• αλλά και στο λογισμικό (υλοποίηση αλγορίθμων στο υλικό με τη χρήση γλωσσών περιγραφής υλικού)

Ειδικεύσεις Ε3, Ε4, Ε5 και Ε6

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Παράδειγμα Εφαρμογής:

Η συμμετοχή του Εργαστηρίου Ψηφιακής Σχεδίασης και Αρχιτεκτονικής Υπολογιστών στη διαστημική αποστολή ESA/PROBA-3 για την υλοποίηση στο υλικό (FPGA) με τη χρήση της γλώσσας περιγραφής υλικού VHDLμε τη χρήση της γλώσσας περιγραφής υλικού VHDLενός αλγορίθμου συμπίεσης δεδομένων εικόνας κατάλληλου για διαστημικές εφαρμογές

Απαιτεί συνδυασμένες γνώσεις στο υλικό και στην αρχιτεκτονική,

στις επικοινωνίες και στη δικτύωση, στην επεξεργασία σήματος και κυρίως στο λογισμικόκαι κυρίως στο λογισμικό



Παράλληλες Πηγές Μελέτης

ΘΕΩΡΙΑ (1 από 2)

Τίτλος: ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ

Κωδικός Βιβλίου στον Εύδοξο: 9783

Έκδοση: 5η έκδ./2013Συγγραφείς: Mano Morris, Ciletti MichaelISBN: 978-960-491-084-7Τύπος: ΣύγγραμμαΔιαθέτης (Εκδότης): Α. ΠΑΠΑΣΩΤΗΡΙΟΥΑΕ


ΘΕΩΡΙΑ (2 από 2)

Τίτλος: ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ: ΑΡΧΕΣ ΚΑΙ ΠΡΑΚΤΙΚΕΣΚωδικός Βιβλίου στον Εύδοξο: 13946

Έκδοση: 3η/2004 Συγγραφείς: JOHN F. WAKERLY ISBN: 960-209-728-0 Τύπος: Σύγγραμμα Διαθέτης (Εκδότης): ΕΚΔΟΣΕΙΣ ΚΛΕΙΔΑΡΙΘΜΟΣ ΕΠΕ


ΕΡΓΑΣΤΗΡΙΟ (1 από 2)

Τίτλος: Ψηφιακή Σχεδίαση με VHDL (Ενσωματωμένα Συστήματα με VHDL)Κωδικός Βιβλίου στον Εύδοξο: 64314

Έκδοση: 1η έκδ./2010Συγγραφείς: Peter J AshendenISBN: 978-960-6759-505 Τύπος: Σύγγραμμα Διαθέτης (Εκδότης): ΕΚΔΟΣΕΙΣ ΝΕΩΝ ΤΕΧΝΟΛΟΓΙΩΝ ΜΟΝ. ΕΠΕ


ΕΡΓΑΣΤΗΡΙΟ (2 από 2)

Τίτλος: ΣΧΕΔΙΑΣΜΟΣ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΤΗ VHDLΚωδικός Βιβλίου στον Εύδοξο: 13901

Έκδοση: 1η έκδ./2008Συγγραφείς: Volnei A. PedroniISBN: 978-960-461-118-8Τύπος: Σύγγραμμα Διαθέτης (Εκδότης): ΕΚΔΟΣΕΙΣ ΚΛΕΙΔΑΡΙΘΜΟΣ ΕΠΕ



Το μάθημα στο eclass.uoa.grΟι διαλέξεις του μαθήματος σε μορφή βιβλίου


Οι διαλέξεις του μαθήματος σε μορφή βιβλίουΟι ηλεκτρονικοί πίνακες

Συνδυασμός κατανόησης βασικών αρχών στο μάθημαή λ ί ή

Το Ρητό του Μαθήματος

και πραγματικής υλοποίησης στο εργαστήριοσύμφωνα με το αρχαίο κινέζικο ρητό:

“Ακούω και ξεχνώ,βλέπω και θυμάμαι,

εφαρμόζω και κατανοώ – μαθαίνω”

Διάθρωση της Ύλης και Προγραμματισμός1. ΤΕΧΝΟΛΟΓΙΑ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ (1) Δεν εξετάζεται

2. ΑΛΓΕΒΡΑ BOOLE, ΛΟΓΙΚΕΣ ΠΥΛΕΣ (1)3. ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ (1)4 ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ ΔΥΟ ΕΠΙΠΕΔΩΝ (1)

13 εβδομάδες

4. ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ, ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ ΔΥΟ ΕΠΙΠΕΔΩΝ (1)5. ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ΔΥΟ ΕΠΙΠΕΔΩΝ (1)6. ΑΝΑΛΥΣΗ & ΣΥΝΘΕΣΗ ΣΥΝΔΥΑΣΤΙΚΗΣ ΛΟΓΙΚΗΣ

ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΠΟΛΛΩΝ ΕΠΙΠΕΔΩΝ (0,5)7. Η ΠΥΛΗ XOR ΚΑΙ ΟΙ ΕΦΑΡΜΟΓΕΣ ΤΗΣ, ΚΩΔΙΚΟΠΟΙΗΣΗ (1,5)8. ΑΠΟΚΩΔ/ΠΟΙΗΤΕΣ, ΑΠΟΠΛΕΚΤΕΣ, ΚΩΔΙΚΟΠΟΙΗΤΕΣ, ΠΟΛΥΠΛΕΚΤΕΣ (1)9. ΑΡΙΘΜΗΤΙΚΑ & ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ (1)10. ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ, LATCHES & FLIP-FLOPS

ΜΗΧΑΝΕΣ ΠΕΠΕΡΑΣΜΕΝΩΝ ΚΑΤΑΣΤΑΣΕΩΝ (2)11. ΚΑΤΑΧΩΡΗΤΕΣ, ΜΕΤΡΗΤΕΣ, ΣΥΓΧΡΟΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ (1)12. ΠΡΟΓΡΑΜΜΑΤΙΣΙΜΗ ΛΟΓΙΚΗ, ΜΝΗΜΕΣ ROM & RAM (1) Δεν εξετάζεται

Νέα εξεταστέα ύλη

Πανεπιστήμιο έναντι Λυκείου(Πως να αποφύγετε την αποτυχία)

ΛΥΚΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ

ΤΑΙΡΙΑΣΜΑ

ΚΑΤΕΥΘΥΝΟΜΕΝΗ ΜΕΛΕΤΗ

ΛΥΚΕΙΟΣΥΛΛΟΓΙΣΜΟΣ

ΕΛΕΥΘΕΡΗ ΜΕΛΕΤΗ

ΠΑΝΕΠΙΣΤΗΜΙΟ

ΣΥΝΕΧΗΣ ΕΠΙΒΛΕΨΗ

ΜΙΚΡΗ ΥΛΗ

ΠΑΡΟΥΣΙΑ ΣΤΟ ΜΑΘΗΜΑΜΕΤΑ ΑΠΟ ΔΙΑΒΑΣΜΑ

ΑΥΤΕΠΙΣΤΑΣΙΑ

ΜΕΓΑΛΗ ΥΛΗ

ΠΑΡΟΥΣΙΑ ΣΤΟ ΜΑΘΗΜΑΜΕΤΑ ΑΠΟ ΔΙΑΒΑΣΜΑ

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΤΕΧΝΟΛΟΓΙΑ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ


Ενότητα 1ΤΕΧΝΟΛΟΓΙΑ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ

Γενικές Γραμμές

Περί Ψηφιακών Συστημάτων

Μαθηματική Λογική - Λογική Σχεδίαση

Βασικές Λογικές Πύλες AND, OR, NOT

Τεχνολογία Υλοποίησης

VLSI κυκλώματα - System on Chip (SOC)

Τεχνολογία Ψηφιακής Σχεδίασης

Δεν ακολουθώ κάποιο βιβλίο



Ψηφιακά Συστήματα (Ψ. Σ.)

Επεξεργάζονται δυαδικά ηλεκτρικά σήματα

Τα δυαδικά σήματα λαμβάνουν δύο μόνο τιμές : το Λογικό-0 (π.χ., από 0 Volt μέχρι 1 Volt περίπου), και

το Λογικό-1 (π.χ., από περίπου 4 Volts μέχρι 5 Volts)

Volts

+5+4

+1+0

nsec

ΛΟΓΙΚΟ-1

ΛΟΓΙΚΟ-0

μεταβατικήπεριοχή

1 1 00

Αναλογικά Συστήματα (Α. Σ.)

Επεξεργάζονται συνεχή ηλεκτρικά σήματα, που μεταβάλλονται σαν συναρτήσεις του χρόνου

Volts

+5+4

+1+0

nsec

+3+2

Ψηφιακά Συστήματα (Ψ. Σ.)

Συστήματα Υπολογιστών

Συστήματα Eπικοινωνιών

Συστήματα Επεξεργασίας Σήματος

Συστήματα Ελέγχου ψηφιακή επεξεργασία δεδομένων

ψηφιακή λήψη δεδομένων

ψηφιακή απόκριση

αναλογική λήψη δεδομένων • μετατροπή της πληροφορίας από αναλογική σε ψηφιακή

με Analog to Digital Converter – ADC(δειγματοληψία + κβαντοποίηση σε ακέραιους αριθμούς)

αναλογική απόκριση • μετατροπή της πληροφορίας από ψηφιακή σε αναλογική

με Digital to Analog Converter - DAC

Volts+5+4

+1+0

nsec

+3+2

H Ψηφιακή Επανάσταση

Η ψηφιακή επανάσταση εξαπλώθηκε σε πολλούς τομείς της καθημερινής μας ζωής την τελευταία είκοσι χρόνια

Παραδείγματα ψηφιακών συστημάτων, που ήσαν παλαιότερα αναλογικά συστήματα

Φωτογραφική μηχανή

Εγγραφή ήχου (CD) και βίντεο (DVD)

Συστήματα ελέγχου αυτοκινήτου

Τηλεφωνικό σύστημα

Φωτεινοί σηματοδότες

Κινηματογραφικά εφέ



Πλεονεκτήματα των Ψηφιακών Συστημάτων Ακρίβεια στην αναπαραγωγή των αποτελεσμάτων

Μικρή ευαισθησία σε θερμοκρασία, τάση τροφοδοσίας

Ευκολία στη σχεδίαση, ευελιξία και λειτουργικότητα Λογική σχεδίαση χωρίς ιδιαίτερες μαθηματικές γνώσεις

Δυνατότητα προγραμματισμού Διατάξεις Προγραμματιζόμενης Λογικής

(π.χ. Field Programmable Gate Arrays - FPGA)

Γλώσσες Περιγραφής Υλικού – High Level Synthesis (HLS)(π.χ. VHDL, Verilog, SystemC, C/C++)

Υψηλή συχνότητα λειτουργίας Επεξεργαστές σε GΗz

Υψηλή απόδοση με χαμηλό κόστος Systems on Chip (SoC) – Heterogeneous Multi-Processing SoC

Σταθερά εξελισσόμενη τεχνολογία Νόμος του Moore

Heterogeneous Multi-Processing SoCΗ επόμενη γενιά, 2020-

Μαθηματική Λογική (Ι)

Λογικές μεταβλητές (Α, Β)

Λογικές τιμές (ΑΛΗΘΕΣ και ΨΕΥΔΕΣ)

Λογικές πράξεις (ΚΑΙ, Η, ΟΧΙ)

Λογικές εκφράσεις (ΕΑΝ-ΤΟΤΕ)

Μαθηματική Λογική (ΙΙ)

Λογική πράξη (Α ΚΑΙ Β) - (Α ΑΝD Β)

ΕΑΝ (Α = ΨΕΥΔΕΣ) ΚΑΙ (Β = ΨΕΥΔΕΣ) ΤΟΤΕ Ζ = ΨΕΥΔΕΣ

ΕΑΝ (Α = ΨΕΥΔΕΣ) ΚΑΙ (Β = ΑΛΗΘΕΣ) ΤΟΤΕ Ζ = ΨΕΥΔΕΣ

ΕΑΝ (Α = ΑΛΗΘΕΣ) ΚΑΙ (Β = ΨΕΥΔΕΣ) ΤΟΤΕ Ζ = ΨΕΥΔΕΣ

ΕΑΝ (Α = ΑΛΗΘΕΣ) ΚΑΙ (Β = ΑΛΗΘΕΣ) ΤΟΤΕ Ζ = ΑΛΗΘΕΣ



Μαθηματική Λογική (ΙΙΙ)

Λογική πράξη (Α ΚΑΙ Β) - (Α ΑΝD Β)

ΕΑΝ δεν πάρω τη βάση στη θεωρίαΚΑΙ δεν πάρω τη βάση στο εργαστήριοΤΟΤΕ δεν περνώ το μάθημα

ΕΑΝ δεν πάρω τη βάση στη θεωρίαΚΑΙ πάρω τη βάση στο εργαστήριοΤΟΤΕ δεν περνώ το μάθημα

ΕΑΝ πάρω τη βάση στη θεωρίαΚΑΙ δεν πάρω τη βάση στο εργαστήριοΤΟΤΕ δεν περνώ το μάθημα

ΕΑΝ πάρω τη βάση στη θεωρίαΚΑΙ πάρω τη βάση στο εργαστήριοΤΟΤΕ περνώ το μάθημα

Μαθηματική Λογική (ΙV)

Λογική πράξη (Α Ή Β) - (Α ΟR Β)

ΕΑΝ (Α = ΨΕΥΔΕΣ) Ή (Β = ΨΕΥΔΕΣ) ΤΟΤΕ Ζ = ΨΕΥΔΕΣ

ΕΑΝ (Α = ΨΕΥΔΕΣ) Ή (Β = ΑΛΗΘΕΣ) ΤΟΤΕ Ζ = ΑΛΗΘΕΣ

ΕΑΝ (Α = ΑΛΗΘΕΣ) Ή (Β = ΨΕΥΔΕΣ) ΤΟΤΕ Ζ = ΑΛΗΘΕΣ

ΕΑΝ (Α = ΑΛΗΘΕΣ) Ή (Β = ΑΛΗΘΕΣ) ΤΟΤΕ Ζ = ΑΛΗΘΕΣ

Μαθηματική Λογική (V)

Λογική πράξη (Α Η Β) - (Α ΟR Β)

ΕΑΝ δεν πεινάω Η δεν διψάωΤΟΤΕ δεν θα πάω στην καντίνα

ΕΑΝ δεν πεινάω Η διψάωΤΟΤΕ θα πάω στην καντίνα

ΕΑΝ πεινάω Η δεν διψάωΤΟΤΕ θα πάω στην καντίνα

ΕΑΝ πεινάω Η διψάωΤΟΤΕ θα πάω στην καντίνα

Μαθηματική Λογική (VΙ)

Λογική πράξη (OXI Α) - (NOT Α)

ΕΑΝ Α = ΨΕΥΔΕΣΤΟΤΕ OXI A = ΑΛΗΘΕΣ

ΕΑΝ Α = ΑΛΗΘΕΣΤΟΤΕ OXI A = ΨΕΥΔΕΣ

ΟΧΙ δεν πεινάω = πεινάω

ΟΧΙ πεινάω = δεν πεινάω



Λογική Σχεδίαση Ψηφιακών Συστημάτων

Εφαρμογή της μαθηματικής λογικής στη λογική σχεδίαση των ψηφιακών συστημάτων(ονομάζεται και ψηφιακή σχεδίαση)

λογική μεταβλητή δυαδικό σήμα

λογική τιμή ΑΛΗΘΕΣ λογικό-1 (θετική λογική)

λογική τιμή ΨΕΥΔΕΣ λογικό-0 (θετική λογική)

λογική πράξη ΚΑΙ λογική πύλη AND

λογική πράξη Ή λογική πύλη ΟR

λογική πράξη OXI λογική πύλη NOT

Ζ = Α ΑΝD B ή Ζ = AB ή Ζ = ΑΒ (λογικό “γινόμενο”)

Βασική Λογική Πύλη ΑΝD

Α

ΒΖ

Α Β Ζ

0 0 0

0 1 0

1 0 0

1 1 1

πίνακας αλήθειας

Α

ΒΖ

00

1

1

11

Ζ = Α OR B ή Ζ = A+B (λογική “πρόσθεση”)

Βασική Λογική Πύλη OR

Α

ΒΖ

Α Β Ζ

0 0 0

0 1 1

1 0 1

1 1 1


Α

ΒΖ

0

11

0

00

Z = NOT A ή Ζ = Α‘ ή Ζ = Α (συμπλήρωμα)

Βασική Λογική Πύλη NOT

Α Ζ

Α Z

0 1

1 0


Αντιστροφέας (inverter)



Πύλες με Περισσότερες από Δύο Εισόδους

Οι λογικές πύλες AND και OR μπορούν να έχουν και περισσότερες από δύο εισόδους

ΑΒ Ζ = A+B+C

ΑΒ Ζ = ABCD

C

CD

Λογικά Κυκλώματα

Αποτελούνται από λογικές πύλες

Λαμβάνουν δυαδικά σήματα Αi (i=1,2,..n)

Παράγουν δυαδικά σήματα Ζk (k=1,2,..m)

Υλοποιούν λογικές συναρτήσεις Fk

Χωρίζονται σε δύο μεγάλες κατηγορίες: Συνδυαστικά Κυκλώματα

Ακολουθιακά Κυκλώματα

….

A1

A2

An

….

Z1

Z2

Zm

ΛΟΓΙΚΟΚΥΚΛΩΜΑ

Είσοδος Α Έξοδος Ζ

Συνδυαστικά Κυκλώματα

Η έξοδος Ζ εξαρτάται μόνο από την παρούσα τιμήτης εισόδου Α

Για κάθε σήμα εξόδου Ζκ ορίζεται η λογική συνάρτηση Zk = Fk(A1, A2, .., An), (k=1,2,..m)

….

A1

A2

An

….

Z1

Z2

Zk

ΣΥΝΔΥΑΣΤΙΚΟΚΥΚΛΩΜΑ

Παράδειγμα Συνδυαστικού Κυκλώματος

Α

Β

C

Ζ

Z = F(A,B,C)= AB+C’

AB

C’

Υλοποιεί τη Λογική Συνάρτηση:

Το Συνδυαστικό Κύκλωμα:



Ακολουθιακά Κυκλώματα (Ι)

Η έξοδος Ζ εξαρτάται όχι μόνο από την παρούσα τιμή της εισόδου Α, αλλά και από όλη την παρελθούσα ακολουθία τιμών στην είσοδο Α.

Το ακολουθιακό κύκλωμα διαθέτει μνήμη, δηλαδή έχει καταστάσεις (states) που του επιτρέπουν να «θυμάται» όλη την παρελθούσα ακολουθία τιμών που λαμβάνει στην είσοδο Α.

Η έξοδος Ζ εξαρτάται από την παρούσα τιμή τηςεισόδου Α και από την παρούσα κατάσταση S.

Η επόμενη κατάσταση NS (next state) εξαρτάται από την παρούσα τιμή της εισόδου Α και από την παρούσα κατάσταση S.

Ακολουθιακά Κυκλώματα (ΙΙ) Για κάθε σήμα εξόδου Ζκ ορίζεται η λογική συνάρτηση (ΛΣ)

Zk = Fk(A1, A2, .., An, S1, S2, .., St), (k=1,2,..m) Για κάθε σήμα επόμενης κατάστασης NSj ορίζεται η ΛΣ

NSj = Gj(A1, A2, .., An, S1, S2, .., St), (j=1,2,..t)

…

A1

A2

An

…Z1

Z2

ZmΣΥΝΔΥΑΣΤΙΚΟ

ΚΥΚΛΩΜΑ

ΣΤΟΙΧΕΙΑ ΜΝΗΜΗΣFlip-flops

παρούσακατάσταση

επόμενηκατάσταση

… …

ανάδρασηclock

S1

St

NS1

NSt

είσοδος έξοδος

Αλλαγή Κατάστασης

Σύγχρονα ακολουθιακά κυκλώματα αλλάζουν κατάσταση συνήθως στην ανερχόμενη ακμή (από 0 σε 1)

ή στην κατερχόμενη ακμή (από 1 σε 0)του σήματος του ρολογιού (clock - CLK)(η ανάδραση ελέγχεται από το σήμα του ρολογιού)

Ασύγχρονα ακολουθιακά κυκλώματα αλλάζουν κατάσταση σε κάθε χρονική στιγμή

(η ανάδραση δεν ελέγχεται από το σήμα του ρολογιού)

Volts

nsec

CLKσήμα ρολογιού

ανερχόμενη ακμή κατερχόμενη ακμή



Τεχνολογίες Υλοποίησης Στο Υλικό 1930 : ρελέδες (relays) 1940 : λυχνίες (tubes)

ΕΝΙΑC 18.000 tubes, 30x3x1 m3, 140 KW

1950 : transistors 1960 : ολοκληρωμένα κυκλώματα

(integrated circuits – ICs): μερικές πύλες σε ένα chip

1970 : μικροεπεξεργαστές, μνήμες 1971 i4004, 1972 i8080, 1978 i8086

1980-00 : VLSI κυκλώματα ASIC, CPLD, FPGA, DSP, MCM, ...

2000+ : System on Chip (SοC) Η πλακέτα του σήμερα το chip του αύριο

2000+ : Πολλές τεχνολογίες σε ένα VLSI κύκλωμα FPGA + μνήμες + επεξεργαστές + ... σε 2-D ή 3-D

ENIAC

Εισαγωγή προγράμματοςΕπισκευή λυχνίας

Oλοκληρωμένα Κυκλώματα – ICs

SSI (small scale integration) : 1-20 πύλες 74x04 6 πύλες ΝΟΤ σε ένα chip

MSI (medium scale integr.) : 20-200 πύλες αποκωδικοποιητές, καταχωρητές, μετρητές

LSI (large scale integr.) : 200-200.000 πύλες μνήμες, μικροεπεξεργαστές (μPs), PLDs

VLSI : > 500.000 transistors Application Specific Integrated Circuits - ASICs

• υλοποίηση με standard-cells και custom design

Field-Programmable Gate Arrays - FPGAs

Complex Programmable Logic Devices - CPLDs

Digital Signal Processors - DSPs

Multi-Chip Modules - MCMs

Oλοκληρωμένα Κυκλώματα – ICs

2-D 3-D

Το μέλλον(2020;)

Φωτονικοί Υπερυπολογιστές



Επίπεδα Υλοποίησης Στο Υλικό

Επίπεδο πλακέτας, PCB (printed circuit board)

Επίπεδο Chip, IC, VLSI κυκλώματος:

FPGA/CPLD

ASIC

Επίπεδο System on Chip (SoC)

New MPSoCs

Τρόποι Υλοποίησης VLSI Κυκλωμάτων

Gates

Routing Channel

Gates

Routing Channel

Gates

StandardALU

Standard Registers

Gates

Cus

tom

Con

trol

Log

ic

CustomRegister File

Custom Design Standard Cell Gate Array

CustomALU

Απόδοση Σχεδιαστική πολυπλοκότητα

μακρινές διασυνδέσειςαπλωμένη σχεδίαση

κοντινές διασυνδέσεις μαζεμένη σχεδίαση

Διαδικασία Βιομηχανικής Παραγωγής VLSI

Determine requirements

Write specifications

Design synthesis and design verification

Fabrication

Manufacturing test

Chips to customer

Customer’s need

Test development

Διαδικασία Βιομηχανικής Παραγωγής VLSI

Slicer

Blank wafers

20 to 30 processing steps

Patterned wafersIndividual dices

Dietester

×

××

Bond die topackage

Packaged dices

Parttester ×

Tested packaged dices

Ship to customers

×

×

×



Η Σημασία του Ελέγχου Ορθής Λειτουργίας

Καμία διαδικασία παραγωγής VLSI κυκλωμάτων δεν είναι τέλεια.

Τα χαλασμένα chips πρέπει να προσδιορίζονται πριν αποσταλούν στους πελάτες.

Η ύπαρξη ενός χαλασμένου chip σε ένα σύστημα προξενεί:

Στην καλλίτερη περίπτωση: Διακοπή της λειτουργίας του υπολογιστή χωρίς περαιτέρω συνέπειες

Στη χειρότερη περίπτωση: Κατάρρευση του υπολογιστή με οικονομική καταστροφή, περιβαλλοντολογική καταστροφή και απώλεια ανθρωπίνων ζωών

Το κόστος επισκευής ενός υπολογιστή αυξάνει κατά μία τάξη μεγέθους, όσον απομακρυνόμαστε από τη γραμμή παραγωγής του chip

Η Σημασία του Ελέγχου Ορθής Λειτουργίας

Το κόστος του ελέγχου ορθής λειτουργίας γίνεται όλο και πιο σημαντικό

Χωρητικότητα Επεξεργαστών

Ο νόμος του Moore(1965, εκ των ιδρυτών της Intel):

"Η πυκνότητα σε transistors ενός επεξεργαστή διπλασιάζεται κάθε 18-24 μήνες"

Σε 40 χρόνια ο αριθμός των transistors ενός μP έχει αυξηθεί > 1.000.000 φορές από τα 2.250 (4004, 1971) στα 2,6 Δις (2011, Intel Westmere-EX)

Απόδοση Επεξεργαστών

Oι αποδόσεις δίνονται προσεγγιστικά ως ο αριθμός των φορών που ένας επεξεργαστής είναι ταχύτερος από τον VAX-11/780



Το Πρόβλημα της Κατανάλωσης Ισχύος οδηγεί στους Πολυπύρηνους Επεξεργαστές

Ισχύς = φορτίο χωρητικότητας x τάση2 x συχνότητα λειτουργίας

Σε 20 χρόνια οι τάσεις μειώθηκαν από τα 5V στο 1V, ενώ η συχνότητα λειτουργίας αυξήθηκε 1000 φορές. Με αυτόν τον τρόπο η ισχύς αυξήθηκε μόνο 30 φορές.

Δεν υπάρχουν περιθώρια για περαιτέρω μείωση της τάσης λόγω αύξησης των ρευμάτων διαρροής

Δεν υπάρχουν περιθώρια για αύξηση της συχνότητας λειτουργίας λόγω μείωσης της αξιοπιστίας και αύξησης του κόστους

Οι πολυπύρηνοι επεξεργαστές προσφέρουν βελτίωση της απόδοσης χωρίς περαιτέρω αύξηση της συχνότητας λειτουργίας

IBM Power 4: Καταναλώνει 115 Watts

Floatingpointunits

Ζεστά σημεία

Cachelogic

Θερμοκρασία: από 66.8 C μέχρι 82 C

O Επεξεργαστής Itanium 2 της Intel

ΜονοπύρηνοςServer Processor

των 592 M transistors

(9M)

(Intel Westmere-EX 32nm, 10-cores per socketμε 2,6 δισεκατομμύρια transistors σε ένα die των 513 mm2)

Πολυπύρηνος Επεξεργαστής της Intel



Εξέλιξη των Επεξεργαστών

Υψηλή κλίμακα ολοκλήρωσης

Μεγάλη πυκνότητα

Μεγάληταχύτητα

tr/μP (Μ)

Nanometer

Ρολόι (MHz)

11 21 76 200 520 1400

250 180 130 100 70 50

750 1250 2100 3500 6000 10000

Χαρακτηριστικά 1997 1999 2002 2005 2008 2011

Μία πρόγνωση του 2000 πόσο έχει επαληθευτεί;

2500

32

3000

2011

Το Μέλλον; Νανο-Τεχνολογίαμε Οργανικά Μόρια

Το Μέλλον; Νανο-Τεχνολογίαμε Οργανικά Μόρια



Τεχνολογία Ψηφιακής Σχεδίασης (Ι)

Γλώσσες Περιγραφής Υλικού (Hardware Description Languages) VHDL

Verilog

C-like, C++-like (π.χ. SystemC)

H σχεδίαση του υλικού έχει αρκετές ομοιότητες

με τη σχεδίαση του λογισμικού

Τεχνολογία Ψηφιακής Σχεδίασης (ΙΙ)

Εργαλεία λογισμικού (CAD tools) Schematic Entry

HDL Editors

Logic & Time Simulators – Test Benches

HDL Design Compilers – Synthesizers (VHDL, Verilog)

Design Verification and Validation tools

Test & Power Compilers

Compilers for CPLDs & FPGAs

Hardware-Software co-Design Tools

High Level Synthesis (C/C++, SystemC)

Εργαστήριο Λογικής Σχεδίασης + Σχεδίαση Ψηφιακών Συστημάτων + Ανάπτυξη Υλικού και Λογισμικού για Ενσωματωμένα Συστήματα

Τεχνολογία Ψηφιακής Σχεδίασης (ΙΙΙ)

Σύνθεση συστημάτων σε υψηλό επίπεδο

Προδιαγραφές απαιτήσεων και συμπεριφοράς

Συ-σχεδίαση υλικού και λογισμικού

• Αλγόριθμοι λογισμικού σε C και υλοποίηση με ενσωματωμένους επεξεργαστές (embedded processors)

• Αλγόριθμοι υλικού σε HDL και απευθείας υλοποίηση στο υλικό με FPGAs ή ASICs (αύξηση της απόδοσης κατά 2 τάξεις μεγέθους)

• Πρωτόκολλο επικοινωνίας

H σύνθεση συστημάτων σε υψηλό επίπεδο συνδυάζει την παράλληλη σχεδίαση του υλικού και του λογισμικούκαι στοχεύει στην υλοποίηση των SoCs

Ενσωματωμένα Συστήματα (SoCs - MPSoCs)

Τεχνολογία Ψηφιακής Σχεδίασης (ΙV)



Επίπεδα Ψηφιακής Σχεδίασης

Αρχιτεκτονική σχεδίασηστο υψηλό επίπεδο της συμπεριφοράς του συστήματος

Λειτουργική σχεδίασηστο επίπεδο μεταφοράς καταχωρητών – register transfer level (RTL)

Λογική σχεδίασηστο επίπεδο των πυλών

Φυσική σχεδίασηστο χαμηλό επίπεδο των transistor

Ο Στόχος του Σχεδιαστή

Να σχεδιάσει ένα VLSI κύκλωμα και κατ’ επέκταση ένα σύστημα που να ικανοποιεί ή να ισορροπεί τους σχεδιαστικούς περιορισμούς που αφορούν το κόστος, την απόδοση, την αξιοπιστία και την κατανάλωση ισχύος

ΚΟΣΤΟΣ ΑΠΟΔΟΣΗ

ΑΞΙΟΠΙΣΤΙΑΚΑΤΑΝΑΛΩΣΗ ΙΣΧΥΟΣ

Συμπεράσματα

Η τεχνολογία των ολοκληρωμένων κυκλωμάτων (Ο.Κ.) οδηγεί τη βιομηχανία των υπολογιστών

Όσο εξελίσσεται η τεχνολογία των Ο.Κ. τόσο :

αυξάνεται η χωρητικότητα (υλοποίηση Systems-on-Chip)

αυξάνεται η απόδοση

γίνεται πιο πολύπλοκη η διαδικασία της σχεδίασης και του ελέγχου

αυξάνεται το κόστος υλοποίησης

πρέπει να περιορισθεί η κατανάλωση ισχύος

Πρέπει κατά τη σχεδίαση των συστημάτων να λαμβάνονται υπόψη οι περιορισμοί στην απόδοση, στην πακετοποίηση, στο κόστος, στην κατανάλωση ισχύος και στη δοκιμαστικότητα,

ΣΗΜΕΡΑ: Στη σχεδίαση συστημάτων πρέπει να αντιμετωπίζουμε το hardware και το software σαν μία οντότητα και όχι σαν ξεχωριστές διαδικασίες

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΛΓΕΒΡΑ BOOLE, ΛΟΓΙΚΕΣ ΠΥΛΕΣ


Ενότητα 2Ενότητα 2ΑΛΓΕΒΡΑ BOOLEΛΟΓΙΚΕΣ ΠΥΛΕΣ

Γενικές Γραμμές Άλγεβρα Boole

Αξιώματα κατά Huntington και Θεωρήματα Αρχή του ∆υϊσμού Αρχή του ∆υϊσμού Λογικές πύλες NAND και NOR Υλοποιήσεις με πύλες NAND ή πύλες NOR Απομονωτές τριών καταστάσεων

Η αξιωματική θεώρηση της Άλγεβρας Boole σύμφωνα με τον Huntingtonδεν καλύπτεται από το βιβλίο του Wakerly

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 3.1, 4.1.4 (NAND, NOR), 4.1.5, 5.6.1

Βλέπε: Βιβλίο Mano – Παράγραφοι 1.9, 2.1 – 2.4, 2.5 (παράδειγμα 2.1.4/5) 2.7 (NAND, NOR), 2.8 (όχι αρνητική λογική), 10.5 (πύλη 3 καταστάσεων)



Άλγεβρα Boole

1854, George Boole, Άγγλος μαθηματικός Εισήγαγε μία αλγεβρική δομή με δύο τιμές

(αληθές και ψευδές) για να περιγράψει συστηματικά(αληθές και ψευδές) για να περιγράψει συστηματικά τους στοιχειώδεις νόμους της λογικής, την Άλγεβρα Boole (Boolean Algebra).

1938, Claude Shannon, ερευνητής στα Βell Labs Προσάρμοσε την Άλγεβρα Boole στην ανάλυση και την περιγραφή των λογικών κυκλωμάτων, που αποτελούνται από λογικές πύλες,την Άλγεβρα ∆ιακοπτών (Switching Algebra).

Οι μαθηματικές μέθοδοι που απλοποιούν τα λογικά κυκλώματα βασίζονται κυρίως στην Άλγεβρα Boole.

Σημείωση: Η απλοποίηση μειώνει σημαντικά το κόστος της σχεδίασης και της υλοποίησης ενός ψηφιακού συστήματος.

Άλγεβρα Boole (∆ύο Τιμών) Αλγεβρική δομή (Β,,+,’)

Β = 0,1 - σύνολο δύο διακριτών στοιχείων• Στα ψηφιακά κυκλώματα με δυαδικά σήματα :• Στα ψηφιακά κυκλώματα με δυαδικά σήματα :

0 αντιστοιχεί στη χαμηλή τάση (LOW)1 αντιστοιχεί στην υψηλή τάση (HIGH) (στη θετική λογική )

τελεστής λογικού πολλαπλασιασμού ()• αντιστοιχεί στη λογική πράξη (πύλη) AND• αντιστοιχεί στη λογική πράξη (πύλη) AND

τελεστής λογικής πρόσθεσης (+)• αντιστοιχεί στη λογική πράξη (πύλη) OR

τελεστής λογικού συμπληρώματος (’)• αντιστοιχεί στη λογική πράξη (πύλη) NOT

Λογικές Πράξεις (Πύλες)

A B AB

0 0 0

A B A+B

0 0 0

A A‘

0 1

0 1 0

1 0 0

1 1 1 λογικός πολλαπλασιασμός

0 1 1

1 0 1

1 1 1 λογική πρόσθεση

1 0 λογικό

συμπλήρωμα

γ ς μ ς γ ή ρ η

AB

AB11 1

πύλη AND

A+B Α A’0 1ΑΒ 0

0 0

πύλη ΟR πύλη NOT

Αξιωματική Θεμελίωση της Άλγεβρας Boole Η αξιωματική θεμελίωση της Άλγεβρας Booleπου βασίζεται στην Αλγεβρική δομή (Β,,+,’)γίνεται με πολλούς τρόπους ανάλογα με γ μ ς ρ ς γ μτο σύνολο των αξιωμάτων, τα οποία λαμβάνουμε υπόψη μας.

Υιοθετούμε την αξιωματική θεμελίωση, που πρότεινε ο Huntington το 1907, και η οποία περιγράφεται στο βιβλίο «Ψηφιακή Σχεδίαση»περιγράφεται στο βιβλίο «Ψηφιακή Σχεδίαση» του M. Mano.

Θα αποδείξουμε ότι τα αξιώματα του Huntington ισχύουν για την Αλγεβρική δομή (Β,,+,’)



Αξιώματα Huntington για Άλγεβρα Boole Κλειστότητα και για τους τρεις τελεστές

Εάν Χ, Υ ανήκουν στο Β, τότε Ζ ανήκει στο ΒΖ = Χ ΥΖ = ΧΥΖ = Χ+ΥΖ = Χ‘

Ουδέτερα στοιχεία Για κάθε Χ που ανήκει στο Β :

Η ισχύς των αξιωμάτων είναι προφανής από τους πίνακες αλήθειας των

λογικών πράξεων AND, OR και NOT

Για κάθε Χ που ανήκει στο Β :Χ1 = 1Χ = Χ(το 1 για το λογικό πολλαπλασιασμό)Χ+0 = 0+Χ = Χ(το 0 για τη λογική πρόσθεση)

Αντιμεταθετικός νόμος Για κάθε Χ, Υ που ανήκει στο Β :Χ Υ Υ Χ

Αξιώματα Huntington για Άλγεβρα Boole

ΧΥ = ΥΧ Χ+Υ = Υ+Χ

Προσεταιριστικός νόμος Για κάθε Χ, Υ, Ζ που ανήκει στο Β :

Η ισχύς του αξιώματος είναι προφανής από τους πίνακες αλήθειας των

λογικών πράξεων AND, OR και NOT

(ΧΥ)Ζ = Χ(ΥΖ)(Χ+Υ)+Ζ = Χ+(Υ+Ζ)

Ο προσεταιριστικός νόμος μπορεί να εκληφθεί και σαν θεώρημαπου αποδεικνύεται εύκολα με πίνακες αληθείας 8 σειρών

Προσοχή: Αναφέρεται ως Θεώρημα 4 στο βιβλίο του Mano

Επιμεριστικός νόμος Για κάθε Χ, Υ, Ζ που ανήκει στο Β :Χ(Υ+Ζ) = (ΧΥ) +(ΧΖ) = ΧΥ+ΧΖ δ ύ


Χ(Υ+Ζ) = (ΧΥ) +(ΧΖ) = ΧΥ+ΧΖΧ+ (ΥΖ) = (Χ+Υ)(Χ+Ζ)

δεν ισχύει στη συνήθη άλγεβρα

Μπορείτε να τον αποδείξετε με τη χρήση των πινάκων αλήθειας:Σχηματίστε αρχικά έναν πίνακα αλήθειας με 8 σειρές για όλους τους πιθανούς συνδυασμούς τιμών των Χ, Υ, Ζ.Στη συνέχεια, για κάθε συνδυασμό τιμών των Χ,Υ, Ζ υπολογίστε την τιμή των εκφράσεων Υ+Ζ Χ(Υ+Ζ) ΧΥ ΧΖ και ΧΥ+ΧΖτην τιμή των εκφράσεων Υ+Ζ, Χ(Υ+Ζ), ΧΥ, ΧΖ και ΧΥ+ΧΖ.Θα παρατηρήσετε ότι οι τιμές των Χ(Υ+Ζ) και ΧΥ+ΧΖ είναι ίδιες,για κάθε συνδυασμό τιμών των Χ, Υ, Ζ. Τέλος, για κάθε συνδυασμό τιμών των Χ,Υ, Ζ υπολογίστε την τιμή των εκφράσεων ΥΖ, Χ+ΥΖ, Χ+Υ, Χ+Ζ και (Χ+Υ)(Χ+Ζ).Θα παρατηρήσετε ότι οι τιμές των Χ+ΥΖ και (Χ+Υ)(Χ+Ζ) είναι ίδιες,για όλους τους συνδυασμούς τιμών των Χ, Υ, Ζ.

Νόμος του συμπληρώματος Για κάθε Χ που ανήκει στο Β :ΧΧ‘ = 0 δ ύ


ΧΧ‘ = 0Χ+Χ‘ = 1


0+0’=0+1=1, 1+1’=1+0=100’=01=0, 11’=10=0

Υπάρχουν ακριβώς δύο διαφορετικά στοιχεία, το 0 και το 1, στο σύνολο Β



Κάθε αλγεβρική έκφραση που προκύπτει με βάση τα αξιώματα της Άλγεβρας Boole εξακολουθεί να αληθεύει, εάν γίνει εναλλαγή μεταξύ () και (+) και μεταξύ των 0 και 1

Αρχή του ∆υϊσμού της Άλγεβρας Boole

Παράδειγμα: Νόμος του συμπληρώματος Για κάθε Χ που ανήκει στο Β :ΧΧ‘ = 0Χ+Χ‘ = 1

Προσοχή: Η Αρχή του ∆υϊσμού δεν έχει σχέση με τη διαδικασία εύρεσης του συμπληρώματος μίας συνάρτησης

Θεωρήματα της Άλγεβρας Boole

Η απόδειξη των θεωρημάτων της Άλγεβρας Boole βασίζεται στα αξιώματα ή σε άλλα θεωρήματα που έχουν ήδη αποδειχθεί μεθεωρήματα που έχουν ήδη αποδειχθεί με βάση τα αξιώματα.

Θα παρατηρήσετε ότι στις αποδείξεις ισχύει η αρχή του δυϊσμού.

Θεωρήματα της Άλγεβρας Boole Θ1.

Για κάθε Χ που ανήκει στο Β :Χ Χ = Χ δ ύΧΧ = Χ Χ+Χ = Χ

Χ+Χ = (Χ+Χ)1= (Χ+Χ)(Χ+Χ‘)

ΧΧ = (ΧΧ)+0= (ΧΧ)+(ΧΧ‘)

ουδέτερο στοιχείον. συμπληρώματος

Απόδειξη:


(Χ Χ) (Χ Χ )= Χ+(ΧΧ‘)= Χ+0= Χ

(Χ Χ) (Χ Χ )= Χ(Χ+Χ‘)= Χ1= Χ

ν. συμπληρώματοςεπιμεριστικός ν.ν. συμπληρώματος ουδέτερο στοιχείο

Θεωρήματα της Άλγεβρας Boole Θ2.

Για κάθε Χ που ανήκει στο Β :Χ 0 = 0 Χ = 0 δ ύΧ0 = 0Χ = 0Χ+1 = 1+Χ = 1

Χ+1 = (Χ+1)1= (Χ+1)(Χ+Χ‘)

Χ0 = (Χ0)+0= (Χ0)+(ΧΧ‘)

ουδέτερο στοιχείον. συμπληρώματος

Απόδειξη:


(Χ 1) (Χ Χ )= Χ+(1Χ‘)= Χ+Χ‘= 1

(Χ 0) (Χ Χ )= Χ(0+Χ‘)= ΧΧ‘= 0

ν. συμπληρώματοςεπιμεριστικός ν.ουδέτερο στοιχείο ν. συμπληρώματος



Θεωρήματα της Άλγεβρας Boole Θ3. ∆ιπλό συμπλήρωμα

Για κάθε Χ που ανήκει στο Β :(Χ‘)‘ = Χ δ ύ(Χ‘)‘ = Χ

Από το νόμο του συμπληρώματος έχουμε : ΧΧ‘ = 0 και Χ+Χ‘ = 1 για το στοιχείο Χ που ανήκει στο Β

Απόδειξη:


(Χ’)’Χ‘ = 0 και (Χ’)’+Χ‘ = 1 για το στοιχείο Χ’ που ανήκει στο ΒΣυνεπώς, το συμπλήρωμα του συμπληρώματος Χ’είναι το Χ και το (Χ‘)‘. Αφού το συμπλήρωμα είναι μοναδικό, Χ = (Χ‘)‘

Θεωρήματα της Άλγεβρας Boole Θ4. Θεωρήματα Aπορρόφησης

Για κάθε Χ, Y που ανήκει στο Β :Χ (Χ+Υ) = Χ δΧ(Χ+Υ) = Χ Χ+(ΧΥ) = Χ

Χ(Χ+Υ) = (Χ+0)(Χ+Υ)= Χ+(0Υ)

ουδέτερο στοιχ.επιμεριστικός ν.

Χ+(ΧΥ) = (Χ1)+(ΧΥ)= Χ(1+Υ)

Απόδειξη:


Χ (0 Υ)= Χ+0= Χ

επιμεριστικός ν.Θ2ουδέτερο στοιχ.

Χ (1 Υ)= Χ1= Χ

Προσοχή: Αναφέρεται ως Θεώρημα 6 στο βιβλίο του Mano

Θεωρήματα της Άλγεβρας Boole Θ5. Θεωρήματα Ομοφωνίας

Για κάθε Χ, Y, Ζ που ανήκει στο Β :(Χ Υ)+(Χ‘ Ζ)+(Υ Ζ) = (Χ Υ)+(Χ‘ Ζ) δ(ΧΥ)+(Χ‘Ζ)+(ΥΖ) = (ΧΥ)+(Χ‘Ζ) (Χ+Υ)(Χ‘+Ζ)(Υ+Ζ) = (Χ+Υ)(Χ‘+Ζ)

Ο όρος (ΥΖ) είναι η ομοφωνία (consensus) των όρων (ΧΥ) και (Χ‘Ζ). Εάν (ΥΖ) = 0, τότε (ΧΥ)+(Χ‘Ζ)+0 = (ΧΥ)+(Χ‘Ζ).

Απόδειξη:


Εάν (ΥΖ) = 1, τότε Υ = 1 και Ζ = 1 και (ΧΥ)+(Χ‘Ζ)+1 = (ΧΥ)+(Χ‘Ζ) = 1, γιατί (ΧΥ)+(Χ‘Ζ) = (Χ1)+(Χ‘1) = (Χ+Χ’)+1 = 1+1 = 1, ανεξάρτητα από την τιμή του Χ.Ο όρος (ΥΖ) ονομάζεται πλεονάζων (redundant) και μπορεί να απαλειφθεί. (Ισχύει και το δυϊκό του).

Προσοχή: ∆εν αναφέρεται στο βιβλίο του Mano

Άσκηση 2.1

Να αποδειχθεί αλγεβρικά το Θεώρημα της ομοφωνίας της Άλγεβρας Boole: (Χ Υ)+(Χ‘ Ζ)+(Υ Ζ) = (Χ Υ)+(Χ‘ Ζ) Η απόδειξη να γίνει με βάση τα αξιώματα ή άλλα ήδηΗ απόδειξη να γίνει με βάση τα αξιώματα ή άλλα ήδη αποδεδειγμένα θεωρήματα της Άλγεβρας Boole.Να σχεδιασθεί το αντίστοιχο λογικό κύκλωμα της λογικής συνάρτησης F = (Χ Υ)+(Χ‘ Ζ)+(Υ Ζ) και να δειχθεί επί του κυκλώματος ότι η αντίστοιχη πύλη (Υ Ζ) είναι πλεονάζουσα, όταν Υ = Ζ = 1, ανεξάρτητα της τιμής του Χ.



Θεωρήματα της Άλγεβρας Boole Θ6. Θεωρήματα De Morgan

Για κάθε Χ, Y που ανήκει στο Β :(ΧY)’ = Χ’+Y’ δεν ισχύει στη ( )(Χ+Y)’ = Χ’Υ’

Χ Υ ΧΥ 0 0 0

(ΧΥ)’ 1

Χ’ Υ’ 1 1 1

Χ’+Y’ Απόδειξη με τη χρήση των πινάκων αλήθειας:

συνήθη άλγεβρα

0 1 0

1 0 0

1 1 1

1

1

0

1 0

0 1

0 0

1

1

0

Προτεραιότητα Τελεστών της Άλγεβρας Boole

Παρενθέσεις

ΝΟΤ ‘

AND

OR +

Προσοχή: Κατά της εφαρμογή της Αρχής του ∆υϊσμού δεν πρέπει να αλλάξει η ιεραρχία των πράξεων. ρ ξ η ρ ρχ ρ ξΑυτό επιτυγχάνεται με κατάλληλη χρήση των παρενθέσεων.

Παράδειγμα, ο επιμεριστικός νόμος.Χ (Υ+Ζ) = Χ Υ+Χ ΖΧ+Υ Ζ = (Χ+Υ) (Χ+Ζ)

Λογική Πύλη NΑΝD

ΑΒ

Ζ011 1

Α Β Ζ ΑΒ

Ζ = (AB)’

ΑΒ

Ζ11

00

0

H έξοδος Ζ = 0 εάν Α=1 ΚΑΙ Β=1

0 0 1

0 1 1

1 0 1

1 1 0

Ζ = Α NΑΝD B ή Ζ = (AB)’ = Α’+Β’ (Θ. De Morgan)

ΑΒ

Ζ = Α’+Β’H έξοδος Ζ = 1 εάν Α=0 Ή Β=0

1 1 0


Λογική Πύλη NOR

Α Β Ζ ΑΒ

Ζ100 0

0 0 1

0 1 0

1 0 0

1 1 0

ΑΒ

Ζ = (A+B)’

ΑΒ

Ζ11

00

1

H έξοδος Ζ = 0 εάν Α=1 Ή Β=1

Ζ = Α NOR B ή Ζ = (A+B)’ = A’B’ (Θ. De Morgan)

1 1 0


ΒΑΒ

Ζ = A’B’H έξοδος Ζ = 1 εάν Α=0 ΚΑΙ Β=0



Λογική Πύλη NOT

Α Ζ0 1

Α Z

0 1

1 0


0 1Α

Ζ = (ΑΑ)’ = Α’

0 1Α

Ζ

Ζ

NAND

πίνακας αλήθειας0Α

Ζ = (Α+Α)’ = Α’

ΖNOR

Η πύλη ΝΟΤ υλοποιείται και με πύλες NAND ή NOR, που έχουν τις εισόδους τους βραχυκυκλωμένες

Λογική Πύλη ΑΝD

Α Β Ζ

ΑΒ

Ζ = AB 11

1

0 0 0

0 1 0

1 0 0

1 1 1

ΑΒ Ζ = ((ΑΒ)’)’ = ΑΒ

011

1

Α 1 0Ζ1

ZNAND

NOR1 1 1

πίνακας αλήθειαςΒ 1 0 Ζ

Ζ = (Α’+Β’)’ = (Α’)’(Β’)’ = ΑΒ

Η πύλη AND υλοποιείται και με πύλες NAND ή NOR

Λογική Πύλη OR

Α Β Ζ

ΑΒ

Ζ = A+B 00 0

0 0 0

0 1 1

1 0 1

1 1 1

ΑΒ Ζ = ((Α+Β)’)’ = Α+Β

100

0

Α 11

00 Ζ0

ZNOR

NAND1 1 1

πίνακας αλήθειαςΒ 10 Ζ

Ζ = (Α’Β’)’ = (Α’)’+(Β’)’ = Α+Β

Η πύλη OR υλοποιείται και με πύλες NAND ή NOR

Ισοδύναμοι Συμβολισμοί Λογικών Πυλών

ΑΒ

ZΠύλη ANDΑΒ

ZΒΒ

ΑΒ

ZΠύλη ORΑΒ

Z

Α ZΠύλ NANDΑ Z

ΒZΠύλη NAND

ΒZ

ΑΒ

ZΠύλη NORΑΒ

Z



Θεωρήματα της Άλγεβρας Boole Θεωρήματα De Morgan πολλών μεταβλητών

Για κάθε Χi (i = 1, .., n) που ανήκει στο Β :(Χ X X )’ = Χ ’+X ’+ +X ’(Χ1X2…Xn)’ = Χ1’+X2’+…+Xn’(Χ1+X2+...+Xn)’ = Χ1’X2’…Xn’

ΑΒC

ΑΒC

NORNAND

Ζ = (ABC)’ ΑΒ

Ζ = Α’+Β’+C’C

Ζ

Ζ = (A+B+C)’ΑΒ

Ζ = Α’Β’C’C

Ζ

Πύλες ΑND και ΟR Πολλών Εισόδων

ΑΒ

Ζ = A B C D11

11 1

1

00

0

Ζ = ABCD CD 1

1 1

Α

Ζ = A+B+C+D 0 0Β

CD 0

0 00

Ισχύει ο αντιμεταθετικός και ο προσεταιριστικός νόμος

Πύλες NΑND και NΟR Πολλών Εισόδων

ΑΒ

Ζ = (A B C D)’11

1 11

0

00

0

Ζ = (ABCD)’ CD 1

1 1

Α

Ζ = (A+B+C+D)’ 0 0 1Β

CD 0

0 0

∆εν ισχύει ο αντιμεταθετικός και ο προσεταιριστικός νόμος

Άσκηση 2.2

Ποια είναι η λογική συνάρτηση του λογικού κυκλώματος:

1ΑΒ

Ζ 11

CD 1

1 00

1

Να βρεθεί αλγεβρικά και σχηματικά με τη χρήση της ισοδύναμης πύλης NAND και κατάλληλη αναίρεση των κύκλων (αντιστροφέων)



Aπομονωτές Τριών ΚαταστάσεωνTri-State (Enable) Buffers

Οι έξοδοι των απομονωτών τριών καταστάσεων ελέγχονται από μία είσοδο ενεργοποίησης (enable) και παίρνουν τις τιμές :

0 ή 1 για enable = 1

Z = υψηλή αντίσταση για enable = 0

χρησιμοποιούνται όταν περισσότερες από μία μονάδες επικοινωνούν μέσω της ίδιας γραμμής (αρτηρίας), αντί πολυπλεκτών, ή όταν χρησιμοποιείται μία γραμμή (αρτηρία) για αμφίδρομη επικοινωνία

προσοχή : ο χρόνος αλλαγής από 0/1 σε Ζ είναι μικρότερος προσοχή : ο χρόνος αλλαγής από 0/1 σε Ζ είναι μικρότερος από τον χρόνο αλλαγής από Ζ σε 0/1


Παραδείγματα χρήσης:∆ύο μονάδες η μονάδα Α με έξοδο Α και η μονάδα Β

A B A B

∆ύο μονάδες, η μονάδα Α με έξοδο Α και η μονάδα Β με έξοδο Β, επικοινωνούν μέσω της ίδιας γραμμής Χ

• Όταν η μονάδα Α κατέχει τη γραμμή Χ (Χ = Α), τότε en = 1• Όταν η μονάδα B κατέχει τη γραμμή Χ (Χ = B), τότε en = 0• Ποτέ δεν κατέχουν τη γραμμή Χ και οι δύο μονάδες ταυτόχρονα

en = 1A

Χ = A

Ben = 0

A

Χ = Β

B


Παραδείγματα χρήσης: Χρησιμοποίηση μίας γραμμής για αμφίδρομη επικοινωνία.

• Όταν η επικοινωνία γίνεται από το Α προς το Β, τότε en = 1• Όταν η επικοινωνία γίνεται από το Β προς το Α, τότε en = 0

Α Β BA

Α Β

en’ = 0

en = 1

Α Β

en’ = 1

en = 0

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ


Ε ό 3Ενότητα 3ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

Γενικές Γραμμές Οικογένειες Ψηφιακής Λογικής Τάση τροφοδοσίας Λογικά επίπεδα - Περιθώριo θορύβουΧ ό άβ Χρόνος μετάβασης

Καθυστέρηση διάδοσης Κατανάλωση ισχύος Γινόμενο ταχύτητας-ισχύος Μέγιστο πλήθος εξόδων (fan-out) Μέγιστο πλήθος εισόδων (fan-in) Βασικά SSI κυκλώματα

Βλέπε Βιβλίο Wakerly: 3.2, 3.3, 3.5.1, 3.5.4, 3.5.5, 3.6.1, 3.6.2, 3.6.3, 3.8.1, 3.8.2, 3.8.3, 3.11.1, 3.11.2, 3.11.3, 3.12, 3.13, 4.5, 4.5.1,

5.2, 5.2.1, 5.2.2, 5.2.3. Βιβλίο Mano: 2.9, 10.1, 10.2, 10.8Προσοχή: Μόνο όσα αναφέρονται στις διαφάνειες.

Το βιβλίο του Wakerly καλύπτει το θέμα σε μεγαλύτερο βάθος.



Οικογένειες Ψηφιακής Λογικής Λογική οικογένεια : σύνολο από ολοκληρωμένα κυκλώματα (chips) που έχουν κοινά ηλεκτρονικά χαρακτηριστικά, αλλά υλοποιούν διαφορετικές χ ρ ηρ , φ ρ ςλογικές συναρτήσεις τα chips της ίδιας λογικής οικογένειας είναι συμβατά

μεταξύ τους τα chips διαφορετικών λογικών οικογενειών

μπορεί να μην είναι συμβατά μεταξύ τουςκύριες οικογένειες : κύριες οικογένειες :ΤΤL (Transistor-Transistor Logic)CMOS (Complementary Metal Oxide Semicoductor)

Οικογένειες TTL (Ιστορική Αναδρομή) πρώτες ΤΤL οικογένειες (1963) :

74 74Η (high speed high power) 74Η (high speed, high power) 74L (low-power, low speed)

Schottky TTL οικογένειες (1970-) : 74S (much higher speed, higher power) 74 LS (low-power, high speed)

74AS ( d d hi h d) 74AS (advanced, very high speed) 74ALS (advanced low-power, βελτίωση της LS) 74F (fast, μεταξύ AS and ALS)

Οικογένειες CMOS (Ιστορική Αναδρομή) πρώτη CMOS οικογένεια :

4000 (low power, low speed, μη συμβατές με TTL) νέες CMOS οικογένειες (1980-):

74HC (high-speed, 2-6V) 74 HCT (high-speed, συμβατές με TTL-5V) 74VHC (very high-speed, 2-6V) 74VHCT (very high-speed, συμβατές με TTL-5V)

Low Voltage CMOS οικογένειες:(συμβατές με TTL και ανεκτικές σε είσοδο στα 5V για(συμβατές με TTL και ανεκτικές σε είσοδο στα 5V, για μικρότερη κατανάλωση ισχύος και μεγαλύτερη ολοκλήρωση) 3,3 V 0,3 V 2,5 V 0,2 V 1,8 V 0,15 V

CMOS Τεχνολογία

Η κυρίαρχη τεχνολογία σήμερα είναι η τεχνολογία CMOS γιατί συνδυάζει : πολύ υψηλή πυκνότητα ολοκλήρωσης εξαιρετικά χαμηλή στατική κατανάλωση ισχύος ταχύτητα ανώτερη των ΤΤL



Κύρια Χαρακτηριστικά Λογικών Οικογενειών

Τάση τροφοδοσίας Λογικά επίπεδα Περιθώριo θορύβου Λογικά επίπεδα - Περιθώριo θορύβου Χρόνος μετάβασης Καθυστέρηση διάδοσης Κατανάλωση ισχύος Γινόμενο ταχύτητας-ισχύος Ικανότητα οδήγησης (fan-out) Aριθμός εισόδων σε μία πύλη (fan-in)

Περιγράφονται στα data sheets

Τάση Τροφοδοσίας

Κανονική Τάση τροφοδοσίας : Vcc = 5 Volts Vcc 5 Volts

(για ΤΤL και CMOS-TTL compatible) Vcc = 2-6 Volts

(για CMOS) Επιτρεπτές ανοχές :

± 5% (εμπορικά) 10% (στρατιωτικά)

Μέγιστη τάση τροφοδοσίας : Vcc = 7 Volts

Εμπορική - Στρατιωτική Έκδοση

74 = εμπορική έκδοση θερμοκρασία λειτουργίας : 0ο - 70ο C τάση τροφοδοσίας : Vcc 5%

54 = στρατιωτική έκδοση θερμοκρασία λειτουργίας : -55ο - 125ο Cτάση τροφοδοσίας : V 10% τάση τροφοδοσίας : Vcc 10%

παραπλήσια χαρακτηριστικά



Μετάδοση Ψηφιακού Σήματος σε Περιβάλλον Θορύβου

(a) Το ψηφιακό σήμα(a) Το ψηφιακό σήμα, όπως αρχικά παράγεται

(b) Το ψηφιακό σήμα, ό λ ά θά δέόπως τελικά φθάνει στον δέκτηδιαδιδόμενο σε περιβάλλον θορύβου

Από το βιβλίο “Foundations of Analog and Digital Electronic Circuits” των Anant Agarwal και Jeffrey H. Lang

Πηγές Θορύβου

Κοσμική ακτινοβολία Ηλεκτρομαγνητική αλληλεπίδραση ∆ιαταραχές στην τάση τροφοδοσίας Οι αλλαγές καταστάσεων στα ίδια τα ολοκληρωμένα κυκλώματα

Λογικά Επίπεδα - Περιθώριο ΘορύβουVcc

VOH min

τάση τροφοδοσίας

λά ά έξ δ

ΛΟΓΙΚΟ-1

OH min

VIH min

VIL max

ελάχ. τάση στην έξοδο

ελαχ. τάση στην είσοδο

περιθώριοθορύβου

θετική λογική : Η=1 και L=0

IL max

VOL max

GND=0V

μέγ. τάση στην είσοδο

μέγ. τάση στην έξοδο

τάση γείωσηςΛΟΓΙΚΟ-0


Συμβατότητα Λογικών Οικογενειών

Vcc

VOH min

ΛΟΓΙΚΟ-1 5,00

2 70

74LS5,00

3 84

74HCT5,00

3 84

74HC

OH min

VIH min

VIL max


2,70

2,00

0 80

0,703,84

2,00

0 80

1,843,84

3,50

1 50

0,34

H 74LS δεν οδηγεί την 74HC

IL max

VOL max

GNDΛΟΓΙΚΟ-0


0,80

0,50

0,00

0,300,80

0,33

0,00

0,471,50

0,33

0,00

1,17



Χρόνος Μετάβασης (Transition Time)

Χρόνος μετάβασης : ο χρόνος που απαιτείται για να αλλάξει η έξοδος από το λογικό-0 στο λογικό-1 και αντίθετακαι αντίθετα χρόνος ανόδου (rising time) tR

χρόνος καθόδου (falling time) tF

VIH minIH min

VIL max

tR tF

Καθυστέρηση ∆ιάδοσης (Propagation Delay)

Καθυστέρηση διάδοσης σε μία πύλη: ο χρόνος που απαιτείται για να μεταδοθεί μία αλλαγή τιμών από το σήμα εισόδου στο σήμα εξόδου (σε nsec)ήμ ήμ ξ ( ) καθ. διάδοσης όταν η έξοδος αλλάζει από 1 σε 0, tpHL

καθ. διάδοσης όταν η έξοδος αλλάζει από 0 σε 1, tpLH

μέση καθυστέρηση διάδοσης, tp=(tpHL+ tpLH)/2

50%

tpHL tpLH

είσοδος

έξοδος

Λαμβάνουμευπόψη μέγιστες καθυστερήσεις

διάδοσης

50%


Καθυστέρηση διάδοσης σε ένα λογικό κύκλωμα : ο χρόνος που απαιτείται για να μεταδοθεί μία αλλαγή τιμών από ένα σήμα στην είσοδο του λογικού κυκλώματος σε ένα σήμα στην έξοδο του λογικού κυκλώματος υπολογίζεται ως το άθροισμα των επιμέρους

καθυστερήσεων στις υπάρχουσες πύλες από την είσοδο μέχρι την έξοδό του, μέσω ενός μονοπατιού

Περιγράφεται με κυματομορφές (waveforms) ή Περιγράφεται με κυματομορφές (waveforms) ή διαγράμματα χρονισμού (timing diagrams)

Η καθυστέρηση διάδοσης επηρεάζει την ορθή λειτουργία του λογικού κυκλώματος και πρέπει να λαμβάνεται σοβαρά υπόψη κατά τη σχεδίαση




ΑΒ C D

F = AA’ = 0

Χωρίς καθυστέρηση διάδοσης

Α

B

CΥποθέτουμε ότι τα πρώτα 10 nsec το

C

D

F0 10 20

t, nsec

κύκλωμα είναι σε κατάσταση ηρεμίας, όπου Α=0, Β=1, C=0, D=1 και F=0


ΑΒ C D

F = AA’ = 0

Με καθυστέρηση διάδοσης tP=10nsec

Α

B

C

Διάγραμμα χρονισμού:Το βελάκι δηλώνει την καθυστέρηση διάδοσηςαπό την είσοδο μίας πύληςC

D

F0 10 20

t, nsec30 40 50 60

από την είσοδο μίας πύληςμέχρι την έξοδό της, που είναι 10 nsec

Στατικός Κίνδυνος

Στατικοί και ∆υναμικοί Κίνδυνοι Χρονισμού Από το διάγραμμα χρονισμού συμπεραίνουμε ότι:

Η διαφορετική καθυστέρηση διάδοσης ανάμεσα στα δύο μονοπάτια Α-B-C-D-F και Α-F, που είναι 30 nsec, έχει σαν αποτέλεσμα να εμφανιστεί στην έξοδο F, από το 20ο nsec μέχρι το 50ο nsec, ένας θετικός παλμόςη ξ μ χρ ς ς μ ςδιάρκειας 30 nsec, αντί να παραμείνει σταθερά στο 0.

Ο θετικός παλμός της εξόδου F δεν περιγράφεται στην κλασική Άλγεβρα Boole, όπου δεν λαμβάνεται υπόψη η καθυστέρηση διάδοσης και θεωρείται ότι όλα τα σήματα έχουν σταθερές τιμές.

Γενικά, συνήθως όλα τα πραγματικά κυκλώματα παρουσιάζουν στην έξοδό τους αυτό το φαινόμενο, που ονομάζεται κίνδυνος χρονισμού, δηλαδή την εμφάνιση ενός σύντομου παλμού (glitch) τη στιγμή κατά τηνδηλαδή την εμφάνιση ενός σύντομου παλμού (glitch) τη στιγμή κατά την οποία δεν προβλέπεται αλλαγή στην έξοδο (στατικός κίνδυνος) ή αλλαγή της τιμής της εξόδου περισσότερες από μία φορές, όταν προβλέπεται μόνο μία αλλαγή τιμής (δυναμικός κίνδυνος)

Προσοχή: Δεν αναφέρεται στο βιβλίο του Mano



Άσκηση 3.1 Να δώσετε το λογικό κύκλωμα που προκύπτει από τη λογική συνάρτηση F = XY + X’Z (πολυπλέκτης 2 σε 1)

Στη συνέχεια να σχεδιάσετε το διάγραμμα χρονισμού όλ όδ Χ Υ Ζ όλ δ ά ή Χ’για όλες τις εισόδους Χ, Υ, Ζ, όλα τα ενδιάμεσα σήματα Χ’,

Α (=ΧΥ), Β = (Χ’Ζ), καθώς και την έξοδο F, θεωρώντας ότι: Αρχικά όλα τα σήματα έχουν σταθερές τιμές Χ=Υ=Ζ=1 και γίνεται αλλαγή τιμής του Χ από 1 σε 0 στο 10ο nsec, ενώ τα Υ και Ζ παραμένουν σταθερά στο 1

Όλες οι πύλες ΝΟΤ, AND και OR έχουν την ίδια καθυστέρηση διάδοσης,έστω 10 nsecέστω 10 nsec

Τί παρατηρείτε, όσον αφορά την εμφάνιση στατικού κινδύνου; Πώς ο στατικός κίνδυνος αποτρέπεται με την υλοποίηση της συνάρτησης F = XY + X’Z + YZ, όπου ΥΖ είναι ο πλεονάζων όρος σύμφωνα με το θεώρημα ομοφωνίας;

Υλοποίηση της λογικής συνάρτησης F = XY + X’Z Σχεδίαση διαγράμματος χρονισμού

Άσκηση 3.1

Υ ΖΧ

Με καθυστέρηση διάδοσης tP=10nsec

ΧΥ ΖΧ

Α=ΧΥ Β=Χ’Ζ

Ζ

Χ’Χ’

Υ

F

Α=ΧΥ Β=Χ’Ζ Α

Β

F0 10 20 t, nsec30 40 50

ΣτατικόςΚίνδυνος

Εμφανίζεται στατικός κίνδυνος λόγω της διαφοράς στην καθυστέρηση διάδοσης κατά 10 nsec στα μονοπάτιαπου εμφανίζεται η αλλαγή τιμής To μονοπάτι Χ-Α-F έχει καθυστέρηση διάδοσης 20 nsec

T ά Χ Χ’ Β F έ θ έ δ άδ 30

Άσκηση 3.1

To μονοπάτι Χ-Χ’-Β-F έχει καθυστέρηση διάδοσης 30 nsec

Υ ΖΧ

Χ’

Υ ΖΧ

Χ’

ZY1→0 1 1 1→0 1 1 1 1

Ο πλεονάζων όρος σύμφωνα με το θεώρημα ομοφωνίας αποτρέπει την εμφάνιση

στατικού κινδύνου

F

Α=ΧΥ Β=Χ’Ζ Α=ΧΥ Β=Χ’Ζ

FF = XY + X’Z + YZF = XY + X’Z

1→0 0→1 1

1

1→0 0→1στατικού κινδύνου

C=YΖ



Κατανάλωση Ισχύος (Power Consumption)

Κατανάλωση ισχύος : η συγκεκριμένη ποσότητα ισχύος που καταναλώνει μία πύλη για να λειτουργήσει (σε mW)για να λειτουργήσει (σε mW) στατική κατανάλωση ισχύος, όταν στην πύλη η

έξοδος δεν αλλάζει • Οι πύλες CMOS έχουν ασήμαντη στατική κατανάλωση ισχύος

• Οι πύλες TTL έχουν σημαντική στατική κατανάλωση ισχύοςχ ς

δυναμική κατανάλωση ισχύος, όταν στην πύλη η έξοδος αλλάζει από τη μία κατάσταση στην άλλη

• Είναι ανάλογη του τετραγώνου της τάσης τροφοδοσίας και της συχνότητας λειτουργίας

Καθυστέρηση ∆ιάδοσης & Κατανάλωση Ισχύος

Οικογένειες TTL Οικογένειες CMOS

σειρά tP P σειρά tP P74S

74LS

74AS

3

ρ

9

1,7

P

19

2

8

HC

HCT

VHC

9

ρ

10

5,2

P

0,56

0,39

0,50

74ALS

74F

4

3

nsec

1,2

4

mW

VHCT 5,5

nsec

0,45

mW*

* στα 5V & 1 ΜΗz

Γινόμενο Ταχύτητας-Ισχύος(speed-power product)

Είναι το γινόμενο της καθυστέρησης διάδοσης ί άλ ύ ί ύλεπί την κατανάλωση ισχύος σε μία πύλη

(σε picojoules - pJ) έχει τη φυσική σημασία της ενέργειας που καταναλώνει μία πύλη για να αλλάξει κατάσταση

όσο λιγότερη ενέργεια καταναλώνεται τόσο καλύτερα για το κόστος της υλοποίησης την αξιοπιστίαγια το κόστος της υλοποίησης, την αξιοπιστία, τη μπαταρία (στα φορητά) και το περιβάλλον

σειρά spp

Γινόμενο Ταχύτητας-Ισχύος

Οικογ. TTL

σειρά sppΟικογ. CMOS

74S

74LS

74AS

57

ρ

18

13,6

ppHC

HCT

VHC

5,1

ρ

3,9

2,6

pp

74ALS

74F

4,8

12

pJ

VHCT 2,5

pJ*

* στα 5V & 1 ΜΗz



Μέγιστο Πλήθος Εξόδων (Fan-Out)

Μέγιστο πλήθος εξόδων (fan-out) :ί έ θ ό όδ λώ ύ είναι ο μέγιστος αριθμός εισόδων πυλών που μπορούν να συνδεθούν στην έξοδο μίας πύλης και να οδηγηθούν σωστά σε μία συγκεκριμένη λογική οικογένεια

υπολογίζεται από το ποσό του ρεύματος που είναι διαθέσιμο στην έξοδο μίας πύλης και το ποσό του ρεύματος που απαιτείται από κάθε είσοδο μίας πύλης

η ικανότητα οδήγησης της εξόδου μίας πύλης βελτιώνεται με τη χρήση των απομονωτών buffers (διπλή πύλη NOT)


ΙOH max μέγ. ρεύμα στην έξοδο για ά η εξόδου V

74LS

400 μΑτάση εξόδου VOH min

μέγ. ρεύμα στην είσ. για τάση εισόδου VIH min

ΙIH max

Ι

400 μΑ

20 μΑ

…. fan-out =

ΙIH max

ΙOH max 20


ΙOL max μέγ. ρεύμα στην έξοδο για ά η εξόδου V

74LS

8 mΑτάση εξόδου VOL max

μέγ. ρεύμα στην είσ. για τάση εισόδου VIL max

ΙIL max

Ι

8 mΑ

0,4 mA

…. fan-out =

ΙIL max

ΙOL max 20


Εάν το πλήθος των εισόδων που συνδέονται έξ δ ί ύλ ί λύ όστην έξοδο μίας πύλης είναι μεγαλύτερο από το

fan-out, τότε επηρεάζονται αρνητικά: το περιθώριο θορύβου η καθυστέρηση διάδοσης οι χρόνοι ανόδου και καθόδου του σήματος η θερμοκρασία λειτουργίας



Μέγιστο Πλήθος Εισόδων (Fan-In) Μέγιστο πλήθος εισόδων σε μία πύλη (fan-in) :

είναι o μέγιστος αριθμός εισόδων που μπορεί να διαθέτει μία πύλη σε μία συγκεκριμένη λογική οικογένειαμία πύλη σε μία συγκεκριμένη λογική οικογένεια

στην πράξη στις πύλες CMOS το fan-in περιορίζεται στο 4,γιατί επιδρά αρνητικά στην καθυστέρηση διάδοσης

Α Β

Η καθυστέρηση διάδοσης στο κύκλωμα Α είναι μικρότερηαπό την καθυστέρηση διάδοσης στο κύκλωμα Β

Βασικά SSI κυκλώματα

Υλοποιήσεις Bασικών Πυλών με CMOS Transistors Complementary Metal

Oxide Semiconductor(Συμπληρωματικός Ημιαγωγός Μετάλλου -Οξειδίου)

gate

source

drain

Conductsif gate=1

gate

source

drain

Conductsif gate=0

Οξειδίου) Αναφερόμαστε στο

επίπεδο λογικής Συνήθως 0 = 0V, 1 = 5V

∆υο βασικοί τύποι CMOS nMOS άγει αν gate=1 pMOS άγει αν gate=0 Γι’ αυτό λέγονται

ά

x F = x'

1

0

F = (xy)'

x

1

x

y

y

1

F = (x+y)'

x y

x

y

nMOS pMOS

«συμπληρωματικά» Βασικές Πύλες

Inverter, NAND, NORinverter

NAND gate

0

NOR gate

0

Η καθυστέρηση διάδοσης σε μία πύλη εξαρτάται από πόσα CMOS transistor είναι στη σειρά και από την παρασιτική χωρητικότητα. Εάν η καθυστέρηση διάδοσης σε μία NAND/NOR gate 2 εισόδων είναι 1 sec, τότε «χονδρικά» του inverter είναι 0,5 sec, της NAND/NOR gate 3 εισόδων είναι 1,5 sec και της NAND/NOR gate 4 εισόδων είναι 2 sec

Υλοποιήσεις Σύνθετων Πυλών με CMOS Transistors

Η σύνθετη πύλη AND-OR-INVgate

source

drain

Conductsif gate=1

gate

source

drain

Conductsif gate=0

x F = x'

1

0

F = (xy)'

x

1

x

y

y

1

F = (x+y)'

x y

x

y

nMOS pMOS

F = (xy+zw)'

1

z w

x y

inverterNAND gate

0

NOR gate

0

( y )x

y

AND-OR-INV gate

0

z

w

Η καθυστέρηση διάδοσης μίας AND-OR-INV gate είναι λίγο μεγαλύτερη της καθυστέρησης διάδοσης μίας NAND gate 2 εισόδων

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ, ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ ΔΥΟ ΕΠΙΠΕΔΩΝ


Ενότητα 4Ενότητα 4ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ

∆ΥΟ ΕΠΙΠΕ∆ΩΝ

Γενικές Γραμμές Λογικές Συναρτήσεις 2 Επιπέδων Συμπλήρωμα Λογικής Συνάρτησης Πίνακας Αλήθειας Πίνακας Αλήθειας Κανονική Μορφή Αθροίσματος Γινομένων Λίστα Ελαχιστόρων Κανονική Μορφή Γινομένου Αθροισμάτων Λίστα Μεγιστόρων Αλγεβρική Απλοποίηση Αλγεβρική Απλοποίηση Πρότυπη Μορφή Λογικό Κύκλωμα 2 Επιπέδων

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 4.1.5, 4.1.6, 4.3.3Βιβλίο Mano – Παράγραφοι 2.5, 2.6, 2.7



Λογικές Συναρτήσεις(Συναρτήσεις Boole)

Αλγεβρικές εκφράσεις αποτελούμενες από:∆ δ έ λ έ βλ έ έ 0 ή 1 ∆υαδικές λογικές μεταβλητές με τιμές 0 ή 1

∆υαδικούς λογικούς τελεστές• τελεστής λογικού πολλαπλασιασμού ()• τελεστής λογικής πρόσθεσης (+)• τελεστής λογικού συμπληρώματος (’)Π θέ ί ( ) Παρενθέσεις και το ίσον (=)

F = F(X1,X2,..,Xn,,+,’)

Υπάρχουν 22 διαφορετικές λογικές συναρτήσεις n δυαδικών μεταβλητών

n

Συμπλήρωμα Λογικής Συνάρτησης (Ι)Ορισμός

Για κάθε συνάρτηση F :F = F(X X X + ’)F = F(X1,X2,..,Xn,,+, )

ορίζεται μία συμπληρωτική συνάρτηση F’ :F’ = F(X1’,X2’,..,Xn’,+,,’)

τέτοια ώστε :F’ = 1, όταν F = 0, και

ΑΒ F

11 1

F 1, όταν F 0, καιF’ = 0, όταν F = 1

Παράδειγμα : F = AB F’ = A’+B’

ΒF = AB

ΑΒF’ = Α’+Β’ = (AB)’

F’11

0

Συμπλήρωμα Λογικής Συνάρτησης (ΙΙ) Πως προκύπτει η συμπληρωματική συνάρτηση:

Η συμπληρωματική συνάρτηση προκύπτει από την κανονική με εναλλαγή των μεταβλητώναπό την κανονική με εναλλαγή των μεταβλητών (από κανονικές σε συμπληρωματικές και αντίστροφα) και εναλλαγή των τελεστών (από + σε και αντίστροφα, χωρίς να αλλάξει όμως η ιεραρχία των πράξεων

Εάν η κανονική συνάρτηση F είναι:Εάν η κανονική συνάρτηση F είναι:F = ΑΒ’ + Α’Β

τότε η συμπληρωτική συνάρτηση F’ είναι:F’ = (Α’ + Β) (Α + Β’)

Συμπλήρωμα Λογικής Συνάρτησης (ΙΙ) Γενικευμένο θεώρημα De Morgan

Εάν η κανονική συνάρτηση F είναι:F = ΑΒ’ + Α’ΒF = ΑΒ + Α Β

τότε η συμπληρωτική συνάρτηση F’ είναι:F’ = (Α’ + Β) (Α + Β’)

όπως αποδεικνύεται αναλυτικά με τη διαδοχική εφαρμογή των Θ. De Morgan:gF’ = (AB’+A’B)’ = (AB’)’(A’B)’ = (A’+B)(A+B’)



Άσκηση 4.1

Να βρεθεί η συμπληρωματική της λογικής συνάρτησης F(X,Y,Z,W) = X + Y’(Z + W)

Λογικές Συναρτήσεις 2 μεταβλητώνΑ Β F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F150 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 11 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 11 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 11 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

F0 = 0F15 = 1F12 = A

F8 = ABF7 = (AB)’ = A’+B’F14 = A+B

F2 = A’BF13 = (A’B)’ = A+B’F4 = AB’

F3 = A’ F10 = BF5 = B’

F1 = (A+B)’ = A’B’ F11 = (AB’)’ = A’+BF6 = A’B+AB’ = A BF9 = AB+A’B’ = (A B)’

Ο δείκτης της συνάρτησης σχετίζεται με τις τιμές της, σύμφωνα με το δυαδικό σύστημααρίθμησης ενός 4-ψήφιου δυαδικού αριθμού με βάρη 8-4-2-1 (για ΑΒ=11-10-01-00)



Πίνακας Αλήθειας Ο Πίνακας Αλήθειας μίας Συνάρτησης με n μεταβλητές έχει : 2n σειρές και 2 στήλες.ρ ς ή ς Σε κάθε σειρά αντιστοιχεί ένας n-ψήφιος δυαδικός αριθμός. Οι σειρές αριθμούνται από το 0 μέχρι το 2n-1, που είναι και

η τιμή του αντίστοιχου n-ψήφιου δυαδικού αριθμού. Σε κάθε σειρά ο n-ψήφιος δυαδικός αριθμός αντιστοιχεί

σε ένα και μόνο ένα συνδυασμό τιμών 0 και 1 των nμ μ μδυαδικών μεταβλητών της συνάρτησης.

Στην πρώτη στήλη βάζουμε όλους τους δυνατούς n-ψήφιους δυαδικούς αριθμούς σε αύξουσα σειρά

Στη δεύτερη στήλη βάζουμε την τιμή της συνάρτησης (0 ή 1)

Πίνακας Αλήθειας(Παράδειγμα 1: Πύλη AND με 3 εισόδους)

A B C A B CF F Α0 0 0

0 0 1

0 1 0

0 1 1

A B C 1 0 0

1 0 1

1 1 0

1 1 1

A B C F 0

0

0

0

F

0

0

1

0 ΑΒC

F

F = ABCF = 111 = 1

0

1

2

3

4

5

6

70 1 1 1 1 10 1

Εάν Α = Β = C = 1, τότε F = 1 αλλιώς F = 0

3 7

Πίνακας Αλήθειας(Παράδειγμα 2: Πύλη NOR με 3 εισόδους)

A B C A B CF F Α0 0 0

0 0 1

0 1 0

0 1 1

A B C 1 0 0

1 0 1

1 1 0

1 1 1

A B C F 1

0

0

0

F

0

0

0

0 ΑΒC

F

F = A’B’C’F = (0)’(0)’(0)’

0

1

2

3

4

5

6

70 1 1 1 1 10 0

Εάν Α = Β = C = 0, τότε F = 1 αλλιώς F = 0

= 111 = 13 7

Πίνακας Αλήθειας(Παράδειγμα 3: πολυπλέκτης 2 σε 1)

S A1 A2 S A1 A2F Fmultiplexer

MUXA

0 0 0

0 0 1

0 1 0

0 1 1

S A1 A2

1 0 0

1 0 1

1 1 0

1 1 1

S A1 A2F 0

0

1

1

F

1

0

1

0 A1A2

S=0

F

A1F

0

1

2

3

4

5

6

70 1 1 1 1 11 1

Εάν S = 0, τότε F = Α1Εάν S = 1, τότε F = Α2

A2

S=1

F

F=S’ A1 + S A2

3 7



Ελαχιστόροι - Minterms Για κάθε σειρά του Πίνακα Αλήθειας ορίζεται ένας και μόνο ένας ελαχιστόρος το λογικό γινόμενο που περιλαμβάνει όλες τις nδυαδικές μεταβλητές (literals) X1,X2,…,Xn, και

κάθε μεταβλητή εμφανίζεται :• κανονικά (Χι), εάν έχει τιμή 1• με το συμπλήρωμά της (Χι‘), εάν έχει τιμή 0στο αντίστοιχο ψηφίο του δυαδικού αριθμού

Οι λογικές συναρτήσεις n δυαδικών μεταβλητών έχουν 2n ελαχιστόρους

Ελαχιστόροι με 3 Μεταβλητές

000 100ΧΥΖΧΥΖ

Χ‘Υ‘Ζ‘όροι

ΧΥ‘Ζ‘όροισύμβ. σύμβ.

m0 m4000

001

010

011

100

101

110

111

Χ Υ ΖΧ‘Υ‘ΖΧ‘ΥΖ‘Χ‘ΥΖ

Χ Υ ΖΧΥ‘ΖΧΥΖ‘ΧΥΖ

m0

m1

m2

m3

m4

m5

m6

m7

Ένας ελαχιστόρος (minterm) είναι το κανονικό λογικό γινόμενο που λαμβάνει τη τιμή 1 σε μία και μόνο μία σειρά του Πίνακα Αλήθειας, όταν αντικαταστήσουμε τις λογικές μεταβλητές με τον αντίστοιχο συνδυασμό τιμών 0 και 1. Π.χ. Εάν και μόνο εάν Χ=0, Υ=1, Ζ=1 τότε Χ‘ΥΖ = 1

Λογικές Συναρτήσεις 2 επιπέδωνΚανονική Μορφή Αθροίσματος Γινομένων

Η κανονική μορφή αθροίσματος γινομένων μίας λογικής συνάρτησης προκύπτει από τον πίνακα αλήθειας ως : το λογικό άθροισμα όλων εκείνων των ελαχιστόρων,

που αντιστοιχούν σε σειρές του Πίνακα αλήθειας για τις οποίες η συνάρτηση έχει την τιμή 1

Κανονική Μορφή Αθροίσματος Γινομένων(παράδειγμα : πολυπλέκτης 2 σε 1)

S A1 A2 S A1 A2F F0 0 0

0 0 1

0 1 0

0 1 1

S A1 A2

1 0 0

1 0 1

1 1 0

1 1 1

S A1 A2F 0

0

1

1

F

1

0

1

0 0

1

2

3

4

5

6

70 1 1 1 1 11 1

F = S’A1A2’ + S’A1A2 +

SA1’A2 + SA1A2 = S’ A1 + S A2

3 7



Λογικές Συναρτήσεις 2 επιπέδωνΛίστα Ελαχιστόρων

Η λίστα ελαχιστόρων (Σ) μίας λογικής συνάρτησης προκύπτει από τον πίνακα αλήθειας ως : το λογικό άθροισμα των συμβόλων (mi) όλων εκείνων

των ελαχιστόρων, που αντιστοιχούν σε συνδυασμό τιμών 0 και 1 των δυαδικών μεταβλητών για τις οποίες η συνάρτηση έχει την τιμή 1

Ο δείκτης i του συμβόλου mi είναι η τιμή του αντίστοιχου δυαδικού αριθμού

Λίστα Ελαχιστόρων(παράδειγμα : πολυπλέκτης 2 σε 1)

S A1 A2 S A1 A2F F 0 0 0

0 0 1

0 1 0

0 1 1

1 2

1 0 0

1 0 1

1 1 0

1 1 1

1 2

0

0

1

1

1

0

1

0 0

1

2

3

4

5

6

70 1 1 1 1 11 1

F(S, A1, A2) = m2 + m3 + m5 + m7

F = Σ(2, 3, 5, 7)



Μεγιστόροι - Maxterms

Για κάθε σειρά του Πίνακα Αλήθειας ορίζεται ένας και μόνο ένας μεγιστόροςς μ ς μ γ ρ ς το λογικό άθροισμα όλων των n δυαδικών

μεταβλητών (literals) X1,X2,…,Xn, όπου κάθε μεταβλητή εμφανίζεται :

• κανονικά (Χι), εάν έχει τιμή 0• με το συμπλήρωμά της (Χι‘), εάν έχει τιμή 1

στο αντίστοιχο ψηφίο του δυαδικού αριθμού

Οι λογικές συναρτήσεις n δυαδικών μεταβλητών έχουν 2n μεγιστόρους

Μεγιστόροι με 3 Μεταβλητές

000 100ΧΥΖΧΥΖ

Χ‘+Υ+Ζ όροι

Χ+Υ+Ζ όροισύμβ. σύμβ.

Μ0 Μ4

001

010

011

101

110

111 Χ‘+Υ‘+Ζ‘Χ‘+Υ‘+ΖΧ‘+Υ+Ζ‘

Χ+Υ‘+Ζ‘Χ+Υ‘+ΖΧ+Υ+Ζ‘

0

Μ1

Μ2

Μ3

4

Μ5

Μ6

Μ7

Ένας μεγιστόρος (maxterm) είναι το κανονικό λογικό άθροισμα πουΈνας μεγιστόρος (maxterm) είναι το κανονικό λογικό άθροισμα που λαμβάνει τη τιμή 0 σε μία και μόνο μία σειρά του Πίνακα Αλήθειας, όταν αντικαταστήσουμε τις λογικές μεταβλητές με τον αντίστοιχο συνδυασμό τιμών 0 και 1.

Π.χ. Εάν και μόνο εάν Χ= 1,Υ= 0, Ζ = 0 τότε Χ‘+Υ+Ζ = 0

Σχέση Μεγιστόρων-Ελαχιστόρων

Ο μεγιστόρος είναι το συμπλήρωματου αντίστοιχου ελαχιστόρου

mi = Mi’(Θ. De Morgan)

Π.χ. m3 = X‘ΥΖ

M3’ = (X + Y’ + Z’)’ = X‘ΥΖ (Θ. De Morgan)M3 (X Y Z ) X Υ Ζ (Θ. De Morgan)



Λογικές Συναρτήσεις 2 επιπέδωνΚανονική Μορφή Γινομένου Αθροισμάτων

Η κανονική μορφή γινομένου αθροισμάτων μίας λογικής συνάρτησης προκύπτει από τον πίνακα αλήθειας ως : το λογικό γινόμενο όλων εκείνων των μεγιστόρων,

που αντιστοιχούν σε συνδυασμό τιμών 0 και 1 των δυαδικών μεταβλητών για τις οποίες η συνάρτηση έχει την τιμή 0έχει την τιμή 0

Κανονική Μορφή Γινομένου Αθροισμάτων(παράδειγμα : πολυπλέκτης 2 σε 1)

S A1 A2 S A1 A2F F0 0 0

0 0 1

0 1 0

0 1 1

S A1 A2

1 0 0

1 0 1

1 1 0

1 1 1

S A1 A2F 0

0

1

1

F

1

0

1

0 0

1

2

3

4

5

6

70 1 1 1 1 11 1

F = (S+A1+A2) (S+A1+A2’)

(S’+A1+A2) (S’+A1’+A2)

3 7

Λογικές Συναρτήσεις 2 επιπέδωνΛίστα Μεγιστόρων

Η λίστα μεγιστόρων (Π) μίας λογικής συνάρτησης προκύπτει από τον πίνακα αλήθειας ως : το λογικό γινόμενο των συμβόλων (Μi) όλων εκείνων

των μεγιστόρων, που αντιστοιχούν σε συνδυασμό τιμών 0 και 1 των δυαδικών μεταβλητών για τις οποίες η συνάρτηση έχει την τιμή 0

Ο δείκτης i του συμβόλου Μi είναι η τιμή του αντίστοιχου δυαδικού αριθμού

Λίστα Μεγιστόρων(παράδειγμα : πολυπλέκτης 2 σε 1)

S A1 A2 S A1 A2F F 0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0

0

1

1

1

0

1

0 0

1

2

3

4

5

6

7

F(S,A1,A2) = Μ0 Μ1 Μ4 Μ6

F = Π(0, 1, 4, 6)



Κανονικές & Συμπληρωματικές Λ.Σ.(κανονικές μορφές)

Κανονική Λ. Σ.

Άθροισμα ελαχιστόρων

για F = 1Γινόμενο μεγιστόρων

Συμπληρωματική Λ. Σ.

Άθροισμα ελαχιστόρων

για F = 0Γινόμενο μεγιστόρων

για F = 0 για F = 1

Προσοχή: Στη συνέχεια θα ασχοληθούμε αποκλειστικά με τα αθροίσματα ελαχιστόρων

Κανονικές & Συμπληρωματικές Λ.Σ.(παράδειγμα : πολυπλέκτης 2 σε 1)

0 0 0S A1 A2

1 0 0S A1 A2F

0F0M M0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0

0

1

1

1

0

1

0 m0m1m2m3

M0M1M2M3

m4m5m6m7

M4M5M6M7

F = Σ(2, 3, 5, 7)F = Π(0, 1, 4, 6)

F’ = Σ(0, 1, 4, 6) F’ = Π(2, 3, 5, 7)

∆υνατές Αναπαραστάσεις Λογικών Συναρτήσεων

Πίνακας Αλήθειας Πίνακας Αλήθειας Αλγεβρικό Άθροισμα Γινομένων Λίστα Ελαχιστόρων (Σ) Αλγεβρικό Γινόμενο Αθροισμάτων Λίστα Μεγιστόρων (Π) Λίστα Μεγιστόρων (Π)

Προσοχή: Το αλγεβρικό γινόμενο αθροισμάτων μίας λογικής συνάρτησης Fπροκύπτει όπως θα δείξουμε στην άσκηση 4.2.

Άσκηση 4.2 Να βρεθούν το αλγεβρικό άθροισμα γινομένων και η λίστα ελαχιστόρων της λογικής συνάρτησης F με Πίνακα Αλήθειας :

X Y Z X Y Z F F 0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0

1

0

1

0

1

1

0

Nα γίνει το ίδιο και για τη συμπληρωματική συνάρτηση F’.

Να μετατραπεί η συμπληρωματική συνάρτηση F’ στην κανονική συνάρτηση F. Με αυτή την μετατροπή προκύπτει η συνάρτηση F σε αλγεβρικό γινόμενο αθροισμάτων χωρίς τη χρήση μεγιστόρων.

0 1 1 1 1 1 1 1



Αλγεβρική ΑπλοποίησηΛογικής Συνάρτησης

Κυρίως χρησιμοποιούνται τα ακόλουθα :ΧΧ‘ = 0 Χ+Χ‘ = 1ΧΧ = Χ Χ+Χ = ΧΧ1 = 1Χ = Χ Χ+0 = 0+Χ = ΧΧ0 = 0Χ = 0 Χ+1 = 1+Χ = 1(ΧΥ)+Ζ = (Χ+Ζ)(Υ+Ζ) (Χ+Υ)Ζ = (ΧΖ)+(ΥΖ)(ΧΥ)+Ζ = (Χ+Ζ)(Υ+Ζ) (Χ+Υ)Ζ = (ΧΖ)+(ΥΖ)Χ(Χ+Υ) = Χ Χ+(ΧΥ) = Χ(ΧY)’ = Χ’+Y’ (Χ+Y)’ = Χ’Υ’

Αλγεβρική Απλοποίηση Κανονικής Μορφής Αθροίσματος Γινομένων(παράδειγμα : πολυπλέκτης 2 σε 1)

F = S’A1A2’ + S’A1A2 +

SA1’A2 + SA1A2

= S’A1(A2’+A2) +1 2 2

SA2(A1’+A1)

= S’A1 + SA2

Αλγεβρική Απλοποίηση Κανονικής Μορφής Αθροίσματος Γινομένων(παράδειγμα χρήσης του ιδίου όρου

περισσότερες από μία φορές)

F = ΧΥΖ + ΧΥ’Ζ + ΧΥΖ’

= ΧΥΖ + ΧΥ’Ζ + ΧΥΖ + ΧΥΖ’

= ΧΖ(Υ + Υ’) + ΧΥ(Ζ + Ζ’)

περισσότερες από μία φορές)

= ΧΖ(Υ + Υ ) + ΧΥ(Ζ + Ζ )

= ΧΖ + ΧΥ (άθροισμα γινομένων)

= Χ(Ζ + Υ) (γινόμενο αθροισμάτων)Δυνατότητα για παραπέρα απλοποίηση της συνάρτησης

Αλγεβρική Απλοποίηση

Χ(Χ‘+Υ) = ΧΥΧ+(Χ‘Υ) = Χ+Υ( )

Χ(Χ‘+Υ) = (ΧΧ‘)+(ΧΥ)= 0+(ΧΥ)= ΧΥ

επιμ/κός ν.ν. συμπλ.ουδ. στοιχ.

Χ+(Χ‘Υ) = (Χ+Χ‘)(Χ+Υ)= 1(Χ+Υ)= Χ+Υ

Απόδειξη:



Άσκηση 4.3

Να απλοποιηθούν οι κανονικές μορφές αθροίσματος γινομένων των συναρτήσεων F και F’ της Άσκησης 4.2.

Να μετατραπεί η συμπληρωματική συνάρτηση F’ στην κανονική συνάρτηση F. Με αυτή την μετατροπή προκύπτει η συνάρτηση F σε αλγεβρικό γινόμενο αθροισμάτων χωρίς τη χρήση μεγιστόρων.

Πρότυπες Μορφές Λογικών Συναρτήσεων

Αθροίσματα Γινομένων Γινόμενα Αθροισμάτων

των οποίων οι όροι δεν έχουν όλες τις μεταβλητές (literals)

προκύπτουν από τις κανονικές μορφές μετά από απλοποίηση

παραδείγματα : παραδείγματα :• F = S’A1 + SA2

• F = (A+B’)C

Μετατροπή Πρότυπων Μορφών σε Κανονικές Μορφές

Αθροίσματα Γινομένων πολλαπλασιάζουμε κάθε όρο της συνάρτησης με (Χ+Χ‘), όπου Χ η μεταβλητή που δεν υπάρχει και εφαρμόζουμε τον επιμεριστικό νόμο

Γινόμενα Αθροισμάτων προσθέτουμε σε κάθε όρο της συνάρτησης το (ΧΧ‘), όπου Χ η μεταβλητή που δεν υπάρχει και εφαρμόζουμε τον επιμεριστικό νόμο

Αθροίσματα Γινομένων

Μετατροπή Πρότυπων Μορφών σε Κανονικές Μορφές

F = S’A1+SA2 = S’A1(A2’+A2)+SA2(A1’+A1)= S’A1A2’+ S’A1A2+SA1’A2+SA1A2

Γινόμενα Αθροισμάτων F = (A+B’)C = (A+B’+CC’)(AA’+BB’+C)

(A+B’+C) (A+B’+C’) (A+B+C) (A’+B+C)= (A+B’+C)(A+B’+C’)(A+B+C)(A’+B+C)(A+B’+C)(A’+B’+C)

= (A+B’+C)(A+B’+C’)(A+B+C)(A’+B+C)(A’+B’+C)Θα περιοριστούμε στα αθροίσματα γινομένων



Λογικό Κύκλωμα απόΛογική Συνάρτηση ∆ύο Επιπέδων

Προκύπτει κατευθείαν από τη λογική άσυνάρτηση

με αντικατάσταση των δυαδικών λογικών τελεστών με λογικές πύλες

με αντικατάσταση των δυαδικών λογικών μεταβλητών με δυαδικά σήματα

Η αλγεβρική απλοποίηση έχει σαν στόχο τη μείωση του κόστους του λογικού κυκλώματος

Λογικά Κυκλώματα(Παράδειγμα : Πολυπλέκτης 2 σε 1)

multiplexerMUXA

A1

A1A2

S

FA2

S

S’A A ’ S’A A SA ’A SA A

F

S A1A2 S A1A2 SA1 A2 SA1A2

κανονική μορφή3 ΙΝV

4 ΑΝD-31 OR-4

F = S’A1A2’ + S’A1A2 +SA1’A2 + SA1A2

multiplexerMUXAA1 A2S

Λογικά Κυκλώματα(Παράδειγμα : Πολυπλέκτης 2 σε 1)

A1A2

S

FA1 A2S

S’A1 SA2

F

απλοποιημένη μορφή1 INV

2 ΑΝD-21 OR-2

F = S’A1 + SA2

Άσκηση 4.4 Να σχεδιασθούν τα λογικά κυκλώματα πριν και μετά την αλγεβρική απλοποίηση των συναρτήσεων F και F’ της Άσκησης 4.2

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ΔΥΟ ΕΠΙΠΕΔΩΝ


Ε ό 5Ενότητα 5ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ

∆ΥΟ ΕΠΙΠΕ∆ΩΝ


Χάρτης Karnaugh (K-map) Prime Implicants (πρωταρχικοί όροι)∆ δ ί Α λ ί K ∆ιαδικασία Απλοποίησης με K-map

Αδιάφοροι Συνδυασμοί Εισόδων ∆ιεπίπεδες Υλοποιήσεις

AND-OR OR-AND NAND-NAND NOR-NOR

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 4.3.4, 4.3.5, 4.3.6, 4.3.7, 4.3.2.Βιβλίο Mano – Παράγραφοι 3.1, 3.2, 3.3, 3.5, 3.6, 3.7



K-map 2 Μεταβλητών

0Χ Υ

1 00 1X Y F

0 0 1 0

1

1

0 1

00 0 1

0 1 0

1 0 0

1 1 1χάρτης Karnaugh

Αντιστοιχία πίνακα αλήθειας και χάρτη Kaurnaugh

F = X’Y’+XYπίνακας αλήθειας

Χάρτης Karnaugh (K-map)2 Μεταβλητών

10Χ Υ

Ο χάρτης αποτελείται από 4 τετράγωνα Κάθε τετράγωνο αντιστοιχεί σε έναν ελαχιστόρο 2 μεταβλητών

X’Y’

XY’ XY

X’Y0

1

m0

m2 m3

m1

Κάθε τετράγωνο αντιστοιχεί σε έναν ελαχιστόρο 2 μεταβλητών Κάθε τετράγωνο έχει ακριβώς 2 γειτονικά τετράγωνα Οποιαδήποτε 2 γειτονικά τετράγωνα αντιστοιχούν σε ελαχιστόρους, που διαφέρουν σε μία μόνο μεταβλητή (literal), η οποία εμφανίζεται κανονικά στο ένα τετράγωνο και με το συμπλήρωμά της στο άλλο τετράγωνο


0Χ Υ

0 00 1

X’Y’ X’Y

1 0 1

AND : F = XY

XY’ XY

ΝAND : F’ = XY’ + X’Y’+ X’Y

Άλλη μορφή του πίνακα αλήθειας Νέος τρόπος αναπαράστασης μίας Λογικής Συνάρτησης Κανονική Λ. Σ. : Άθροισμα ελαχιστόρων για F=1 Συμπληρωματική Λ. Σ. : Άθροισμα ελαχιστόρων για F=0


0Χ Υ

1 00 1

X’Y’ X’Y

∆ δ ί λ ί 2 ά ά έ ίδ

1 1 0 XY’ XY

F = X’Y’+ XY’ = Y’(X’+X)=Y’

F’ = X’Y+ XY = Y(X’+X)=Y

∆ιαδικασία απλοποίησης σε 2 γειτονικά τετράγωνα, που έχουν την ίδια τιμή 1 (για την κανονική συνάρτηση) ή 0 (για την συμπλ. συνάρτηση): Το άθροισμα 2 ελαχιστόρων σε 2 γειτονικά τετράγωνα απλοποιείται σε έναν όρο, που απαρτίζεται από το γινόμενο των μεταβλητών που είναι ίδιες και στους 2 ελαχιστόρους (δηλ. και στα 2 τετράγωνα)

Οπτική εφαρμογή της αλγεβρικής απλοποίησης: επιμεριστικός νόμος → νόμος συμπληρώματος → ουδέτερο στοιχείο




X’Y’Ζ’ X’Y’Ζ0

0100Χ ΥΖ

X’YΖ X’YΖ’

11 10

Οποιαδήποτε 2 γειτονικάτετράγωνα αντιστοιχούν

X Y’Ζ’ X Y’Ζ1

m0

m4 m5

m1 m3

m7 m6

m2

X YΖ X YΖ’τετράγωνα αντιστοιχούν σε ελαχιστόρους, που διαφέρουν σε μία μόνο μεταβλητή (literal), η οποία εμφανίζεται κανονικά στο ένα τετράγωνο και με το συμπλήρωμά της στο άλλο τετράγωνο

Ο χάρτης αποτελείται από 8=23 τετράγωνα Κάθε τετράγωνο αντιστοιχεί σε έναν ελαχιστόρο 3 μεταβλητών Θεωρούνται γειτονικά και τα ακραία : (m0 με m2), και (m4 με m6) Κάθε τετράγωνο έχει ακριβώς 3 γειτονικά τετράγωνα,

π.χ. το τετράγωνο του m0 συνορεύει με τα τετράγωνα των m1, m2, m4

0 0 0

0 0 1 0 1 0

S A1 A2 F 0

01

m0m1m

0

0100SA1A2

0 0 1 111 10

K-map 3 ΜεταβλητώνΠολυπλέκτης 2 σε 1

0 1 0

0 1 11 0 0

1 0 1

1

1

1

0

m2m3m4m5

1 0 1 1 0

F = S’A1 + SA2 F’ = S’A1’ + SA2’

1 1 0

1 1 1

0

1

m6m7

Αντιστοιχία πίνακα αλήθειας και χάρτη Kaurnaugh Παραδείγματα απλοποίησης σε δύο γειτονικά τετράγωνα

m0

m4 m5

m1 m3

m7 m6

m2


ΥΖ

F = XΖ’+ ΥΖ 0

0100Χ0 0 1 0

11 10Παράδειγμα απλοποίησης σε 2 γειτονικά τετράγωνα

X’Y’Ζ’ X’Y’Ζ X’YΖ X’YΖ’

F’ = Y’Z+ X’Z’ 1 1 0 1 1

X Y’Ζ’ X Y’Ζ X YΖ X YΖ’

Προσοχή: Οι διακεκομμένες ομάδες 2 γειτονικών τετραγώνων, που αντιστοιχούν σε αθροίσματα 2 ελαχιστόρων, δεν λαμβάνονται υπόψη,γιατί αυτοί οι ελαχιστόροι έχουν ήδη καλυφθεί από άλλες ομάδες γειτονικών τετραγώνων. (Εφαρμογή του Θεωρήματος της Oμοφωνίας)


ΥΖ

F = Ζ 0

0100Χ1 1

11 10

0

Παράδειγμα απλοποίησης με 4 γειτονικά τετράγωνα

0

X’Y’Ζ’

X Y’Ζ’ X Y’Ζ

X’Y’Ζ X’YΖ

X YΖ X YΖ’

X’YΖ’

F’ = Z’ 1 11 00

X Y Ζ X Y Ζ X YΖ X YΖ

∆ιαδικασία απλοποίησης σε 4 γειτονικά τετράγωνα: Το άθροισμα 4 ελαχιστόρων σε 4 γειτονικά τετράγωνα

απλοποιείται στο γινόμενο των μεταβλητών που είναι ίδιεςκαι στους 4 ελαχιστόρους (δηλ. και στα 4 τετράγωνα)




0

0100

1

Χ ΥΖ

1

1 1

0 0

0 1

111 10

F = Ζ’+ ΧΥ’ 1 1 1 0 1

X’Y’Ζ’


X’Y’Ζ X’YΖ

X YΖ X YΖ’

X’YΖ’F’ = YZ+ X’Z

∆ιαδικασία απλοποίησης:η ης Κάθε ομάδα γειτονικών τετραγώνων για να είναι επιτρεπτή πρέπει να έχει

ακριβώς 2κ γειτονικά τετράγωνα (κ=1,2,3), δηλαδή 2, 4, ή 8 γειτονικά τετράγωνα Κάθε ομάδα αντιστοιχεί στο λογικό γινόμενο Ν-κ μεταβλητών (Ν=3 και κ=1,2,3) Όλα τα τετράγωνα με 1 για την F (ή με 0 για την F’) πρέπει να καλυφθούν από

μία τουλάχιστον ομάδα, εάν υπάρχουν γειτονικά τετράγωνα με 1 (ή με 0). Απλοποίηση= ∆ημιουργία του ελαχίστου αριθμού ομάδων (groups) καθεμιά

με τον μέγιστο αριθμό γειτονικών τετραγώνων (πρόβλημα min-max)).


0

0100Χ ΥΖ

1

1 1

0 0

1

111 10

F = Ζ’+ Χ 11 1 1 1

X’Y’Ζ’


X’Y’Ζ X’YΖ

X YΖ X YΖ’

X’YΖ’F’ = X’Z

1

Προσοχή: Τα 4 γειτονικά τετράγωνα μπορεί να είναι σε μία σειρά (ή σε μία στήλη) ή να σχηματίζουν ένα μεγαλύτερο τετράγωνο


0

0100Χ ΥΖ

1

1

0

0 1

111 10

F = X’Y’Ζ’ + X’YΖ +

0

01 1 0 1

X’Y’Ζ’


X’Y’Ζ X’YΖ

X YΖ X YΖ’

X’YΖ’

X Y’Ζ + X YΖ’

0

Η περίπτωση του domino

Κάθε τετράγωνο με τιμή 1 έχει 3 γειτονικά τετράγωνα με τιμή 0 Επομένως δεν υπάρχει δυνατότητα απλοποίησης για υλοποίηση

δύο επιπέδων Απλοποίηση γίνεται μόνο με τη χρήση των πυλών ΧOR/XNOR,

όπως θα μάθουμε στην Ενότητα 8




W’X’Y’Ζ’

W’XY’Ζ’ W’XY’Ζ

W’X’Y’Ζ00

0100

01

WΧ ΥΖ

W’X’YΖ

W’XYΖ W’XYΖ’

W’X’YΖ’

11 10

m0 m1 m3 m2

m m m mW’XY’Ζ’ W’XY’Ζ01

Ο ά λ ί ό 16 24 ά

W’XYΖ W’XYΖ’

WXY’Ζ’

WX’Y’Ζ’ WX’Y’Ζ

WXY’Ζ WXYΖ

WX’YΖ WX’YΖ’

WXYΖ’

10

11

m4 m5 m7 m6

m12 m13 m15 m14

m8 m9 m11 m10

Ο χάρτης αποτελείται από 16=24 τετράγωνα Κάθε τετράγωνο αντιστοιχεί σε έναν ελαχιστόρο 4 μεταβλητών Κάθε τετράγωνο έχει ακριβώς 4 γειτονικά Θεωρούνται γειτονικά και τα ακραία :

(m0 με m8), (m1 με m9), (m2 με m10), (m3 με m11),(m0 με m2), (m4 με m6), (m8 με m10), (m12 με m14)

Γενικευμένη διαδικασία απλοποίησης για συναρτήσεις Ν μεταβλητών:Το άθροισμα 2κ ελαχιστόρων σε 2κ γειτονικά τετράγωνα απλοποιείται στο γινόμενο των (Ν κ) μεταβλητών που είναι


απλοποιείται στο γινόμενο των (Ν-κ) μεταβλητών που είναιίδιες και στους 2κ ελαχιστόρους (δηλ. και στα 2κ τετράγωνα)

00

0100WΧ ΥΖ 11 10

1 1 1 1

Εφαρμογή κ = 3, Ν=4

F = W’01

10

11

1 1 1 1

0 0 0 0

0 0 0 0

F’ = W

Prime Implicants Prime Implicant (πρωταρχικός όρος) :

(ομάδα γειτονικών τετραγώνων μεγίστου μεγέθους, για τα οποία η συνάρτηση έχει την τιμή 1)

Παράδειγμα : Για συναρτήσεις 4 μεταβλητών ορίζονται οι πιο κάτω prime implicants:

1 τετράγωνο γινόμενο 4 μεταβλητών (1 ελαχιστόρος)

2 γειτονικά τετράγωνα γινόμενο 3 μεταβλητών

4 γειτονικά τετράγωνα γινόμενο 2 μεταβλητών

8 γειτονικά τετράγωνα 1 μεταβλητή

16 γειτονικά τετράγωνα F = 1

∆ιαδικασία Απλοποίησης Ουσιώδης Prime Implicant :

Ο prime implicant που περιέχει τουλάχιστον ένα ελαχιστόρο που δεν καλύπτεται από άλλον prime implicant(ομάδα τετραγώνων μεγίστου μεγέθους, που περιλαμβάνει ένα τουλάχιστον απομονωμένο τετράγωνο)

Συστηματική διαδικασία απλοποίησης :1. Βρίσκουμε όλους τους prime implicants2 Αρχικά λαμβάνουμε υπόψη τους ουσιώδεις prime2. Αρχικά λαμβάνουμε υπόψη τους ουσιώδεις prime

implicants3. Μετά λαμβάνουμε υπόψη και τον ελάχιστο αριθμό

από άλλους (μή ουσιώδεις) prime implicants μέχρι να καλυφθούν όλοι οι ελαχιστόροι της συνάρτησης



K-map 4 Μεταβλητών-Απλοποίηση

00

0100WΧ ΥΖ 11 10

1 0 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1 1

1. Βρίσκουμε όλους τους prime implicants:ΧΖ, WZ, X’Y, WX’, YZ, X’Z’ Είναι όσοι και οι ομάδες γειτονικών τετραγώνων μεγίστου μεγέθους (στη περίπτωσή μας αυτές οι ομάδες αποτελούνται από 4 τετράγωνα η καθεμία


00

0100WΧΥΖ

11 10

1 0 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1 1

2. Ξεχωρίζουμε τους ουσιώδεις prime implicants

Οι ουσιώδεις prime implicants περιέχουν τουλάχιστον ένα ελαχιστόρο που δεν καλύπτεται από κανέναν άλλον prime implicant (φαίνεται με τον κύκλο)


00

0100WΧΥΖ

11 10

1 0 1 1 00

0100WΧΥΖ

11 10

1 0 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1 11

Συνδυασμοί απαιτούμενων prime implicantsμέχρι να καλυφθούν όλοι οι ελαχιστόροι της συνάρτησης.

Όλοι οι πιθανοί συνδυασμοί περιλαμβάνουν τους δύο ουσιώδεις και άλλους δύο μη ουσιώδεις prime implicants

F = Χ’Ζ’+ ΧΖ + ΥΖ + WZ F = Χ’Ζ’+ ΧΖ + Χ’Υ + WZ


00

0100WΧΥΖ

11 10

1 0 1 1 00

0100WΧΥΖ

11 10

1 0 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1 1

01

10

11

0 1 1 0

0 1 1 0

1 1 1 1

F = Χ’Ζ’+ ΧΖ + ΥΖ + WΧ’ F = Χ’Ζ’+ ΧΖ + Χ’Υ + WΧ’

Συνδυασμοί απαιτούμενων prime implicantsμέχρι να καλυφθούν όλοι οι ελαχιστόροι της συνάρτησης.

Όλοι οι πιθανοί συνδυασμοί περιλαμβάνουν τους δύο ουσιώδεις και άλλους δύο μη ουσιώδεις prime implicants



Απλοποίηση Γινομένων Αθροισμάτων

Λαμβάνουμε την απλοποιημένη μορφή της συμπληρωματικής συνάρτησης σε άθροισμα

έ όζ K F 0γινομένων εφαρμόζοντας τον K-map για F=0

Χρησιμοποιούμε το Θεώρημα De Morgan για πολλές μεταβλητές και μετατρέπουμε το άθροισμα γινομένων της συμπληρωματικής συνάρτησης σε γινόμενο αθροισμάτων της κανονικής συνάρτησης

0

0100Χ ΥΖ

0 0 1 011 10

Απλοποίηση Γινομένων Αθροισμάτων

1 1 0 1 1

X’Y’Ζ’ X’Y’Ζ X’YΖ X’YΖ’

F = XΖ’+ ΥΖ

F’ = Y’Z+ X’Z’

F = (Y+Z’)(X+Z)X Y’Ζ’ X Y’Ζ X YΖ X YΖ’

F = (F’)’ = (Y’Z+X’Z’)’ = (Y’Z)’(X’Z’)’ = (Y+Z’)(X+Z)

F (Y Z ) (X Z)



Αδιάφοροι Συνδυασμοί Εισόδων Αδιάφοροι συνδυασμοί εισόδων :

η συνάρτηση δεν προσδιορίζεται για αυτούς τους συνδυασμούς εισόδων (F = X)συνδυασμούς εισόδων (F = X)

με αυθαίρετη επιλογή της τιμής της συνάρτησης (F = 1 ή F = 0) για αυτούς τους συνδυασμούς δημιουργούνται prime implicants με περισσότερα τετράγωνα που χρησιμοποιούνται για την παραπέρα απλοποίηση της λογικής συνάρτησης

προκύπτουν πιο απλοποιημένες λογικές συναρτήσεις που έχουν την ίδια τιμή μόνο για τους μη αδιάφορους συνδυασμούς εισόδων

Αδιάφοροι Συνδυασμοί Εισόδων

00

0100WΧΥΖ

11 10

Χ 1 1 Χ

01

10

11

0 Χ 1 0

0 0 1 0

1

F = W’X’Z + ΥΖ

00 0

Χωρίς να λάβουμε υπόψη μας τους αδιάφορους όρους, δηλαδή υποθέτοντας ότι έχουν τη τιμή 0

Αδιάφοροι Συνδυασμοί Μεταβλητών

00

0100WΧΥΖ

11 10

X 1 1 X

01

10

11

0 X 1 0

0 0 1 0

100 0

F = W’X’ + ΥΖ

Υποθέτουμε ότι για κάποιους αδιάφορους όρους η συνάρτηση λαμβάνει την τιμή 1

και για τους υπόλοιπους τη τιμή 0

Αδιάφοροι Συνδυασμοί Μεταβλητών

00

0100WΧΥΖ

11 10

X 1 1 X

01

10

11

0 X 1 0

0 0 1 0

100 0

F = W’Z + ΥΖ

Υποθέτουμε ότι για κάποιους άλλους αδιάφορους όρους η συνάρτηση λαμβάνει την τιμή 1

και για τους υπόλοιπους τη τιμή 0



AND-OR Υλοποιήσεις

Είναι οι υλοποιήσεις των λογικών συναρτήσεων σε κανονική ή πρότυπη

ή θ ί έ

F = XΖ’+ ΥΖ

μορφή αθροίσματος γινομένων

XZ’ZYZ

F

Οι υλοποιήσεις θεωρούνται διεπίπεδες ανεξάρτητα από το εάν υπάρχουν αντιστροφείς στις εισόδους

OR-AND Υλοποιήσεις

Είναι οι υλοποιήσεις των λογικών συναρτήσεων σε κανονική ή πρότυπη

ή έ θ ά

F = (Y+Z’)(X+Z)

μορφή γινομένου αθροισμάτων

ΥZ’ZΧZ

F

Οι υλοποιήσεις θεωρούνται διεπίπεδες ανεξάρτητα από το εάν υπάρχουν αντιστροφείς στις εισόδους



ΝAND-ΝΑΝD ΥλοποιήσειςΠροκύπτουν από τις AND-OR υλοποιήσεις προσθέτοντας ανάμεσα στις εξόδους της πύλης AND και στις εισόδους της πύλης OR ένα ζεύγος αντιστροφέων (ΝΟΤ-ΝΟΤ)

F = XΖ’+ΥΖ

XZ’YZ

F

XZ’YZ

F

Z Z

XZ’YZ

F

XZ’YZ

F

ΝAND-ΝΑΝD ΥλοποιήσειςΠροκύπτουν από τις OR-AND υλοποιήσεις προσθέτοντας

πριν από τις εισόδους της πύλης OR και μετά από τις εξόδους της πύλης AND ένα ζεύγος αντιστροφέων (ΝΟΤ-ΝΟΤ)

F (Y+Z’) (X+Z)F = (Y+Z’)(X+Z)

F FΥZ’ΧZ

ΥZ’ΧZ

Υ ά

FF

Υ’ZΧ’Z’

Υ’ZΧ’Z’

Συμπληρωματικές είσοδοι Υπάρχει και αντιστροφέας στην έξοδο

ΝOR-ΝOR ΥλοποιήσειςΠροκύπτουν από τις OR-AND υλοποιήσεις προσθέτοντας ανάμεσα στις εξόδους της πύλης OR και στις εισόδους της πύλης AND ένα ζεύγος αντιστροφέων (ΝΟΤ-ΝΟΤ)

F F

F = (Y+Z’)(X+Z)

ΥZ’ΧZ

ΥZ’ΧZ

F F

Z Z

ΥZ’ΧZ

ΥZ’ΧZ

ΝOR-ΝOR ΥλοποιήσειςΠροκύπτουν από τις AND-OR υλοποιήσεις προσθέτοντας

πριν από τις εισόδους της πύλης AND και μετά από τις εξόδους της πύλης OR ένα ζεύγος αντιστροφέων (ΝΟΤ-ΝΟΤ)

F XΖ’+ΥΖ

F

F = XΖ’+ΥΖ

XZ’YZ

F

XZ’YZ

Υ ά

FF

X’ZY’Z’

X’ZY’Z’

Συμπληρωματικές είσοδοι Υπάρχει και αντιστροφέας στην έξοδο



Άσκηση 5.1

Να σχεδιασθεί το λογικό κύκλωμα ενός συγκριτή μεγέθους δύο ψηφίωνΕίσοδοι :Α=(Α Α ) και Β=(Β Β )Είσοδοι : Α=(Α1,Α0) και Β=(Β1,Β0)

Έξοδοι : F1, F2 και F3F1=1, εάν Α = ΒF2=1, εάν Α < ΒF3=1, εάν Α > Β

Να γίνουν οι AND-OR / NAND-NAND και OR-AND / NOR-NOR υλοποιήσεις

Α, Β [00, 01, 10, 11]

Πίνακας Αλήθειας της Άσκησης 5.1

0 0 0 0

A1 A0 Β1 Β0 F1

1

F2

0

F3

0 1 0 0 0

A1 A0 Β1 Β0 F1

0

F2

0

F3

1

0 0 0 1 0 0 1 0

0 0 1 1

0 1 0 0

0 0

0

0

1 1

1

0

0 0

0

1

1 0 0 1 1 0 1 0

1 0 1 1

1 1 0 0

0 1

0

0

0 0

1

0

1 0

0

1

0 1 0 1

0 1 1 0

0 1 1 1

1

0

0

0

1

1

0

0

0

1 1 0 1

1 1 1 0

1 1 1 1

0

0

1

0

0

0

1

1

0

Συνάρτηση F2 της Άσκησης 5.1

00

0100 11 10

0 1 1 1A1A0

B1B0

00

0100 11 10

0 1 1 1A1A0

B1B0

00

01

10

11

0 1 1 1

0 0 1 1

0 0 0 0

100 0

00

01

10

11

0 1 1 1

0 0 1 1

0 0 0 0

100 010 100 0

F2 = A1’B1+A1’A0’B0+A0’B1B0

10 100 0

F2’ = B1’B0’+ A0B1’+ A1B1’+A1A0+A1B0’

F2 = (B1+B0)(A0’+B1)(A1’+B1)(A1’+A0’)(A1’+B0)



Άσκηση 5.200

0100

01

WΧΥΖ

11 10

11

1 0 1 10 1 1 00 1 1 0

∆ίδεται ο K-map της συνάρτησης F. Να δοθεί η αντίστοιχη απλοποιημένη

μορφή της συνάρτησης Fσε άθροισμα γινομένων.

Να δοθεί η απλοποιημένη μορφή της

1011 0 1 1 0

1 1 10

Να δοθεί η απλοποιημένη μορφή της συμπληρωματικής συνάρτησης F’ σε άθροισμα γινομένων, εφαρμόζοντας τον K-map για F=0.

Να μετατραπεί το άθροισμα γινομένων της συνάρτησης F’ σε γινόμενο αθροισμάτων της συνάρτησης F.

Να δοθούν όλες οι AND-OR / NAND-NAND και OR-AND / NOR-NOR υλοποιήσεις της συνάρτησης F.ή ς ης ρ η ης

Εάν υποθέσουμε ότι οι πύλες NAND και NOR, που έχουν τον ίδιο αριθμό εισόδων, έχουν το ίδιο κόστος υλοποίησης και την ίδια καθυστέρηση διάδοσης, που είναι μικρότερα των αντίστοιχων πυλών AND και OR, ποια υλοποίηση έχει το μικρότερο κόστος και τη μικρότερη καθυστέρηση διάδοσης.

Υποθέτουμε ότι στην είσοδο είναι διαθέσιμα τα κανονικά και τα συμπληρωματικά δυαδικά σήματα.

Υποσημείωση για την Καθυστέρηση ∆ιάδοσης

Η καθυστέρηση διάδοσης σε μία πύλη εξαρτάται από πόσα CMOS transistor είναι στη σειρά καιαπό πόσα CMOS transistor είναι στη σειρά και από την παρασιτική χωρητικότητα.

Εάν η καθυστέρηση διάδοσης σε μία πύλη NAND/NOR 2 εισόδων είναι 1 sec, τότε «χονδρικά» η καθυστέρηση διάδοσης του αντιστροφέα είναι 0,5 sec, της πύλης NAND/NOR 3 εισόδων είναι 1 5 sec και της πύλης NAND/NOR 3 εισόδων είναι 1,5 sec, και της πύλης NAND/NOR 4 εισόδων είναι 2 sec

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΝΑΛΥΣΗ & ΣΥΝΘΕΣΗ ΣΥΝΔΥΑΣΤΙΚΗΣ ΛΟΓΙΚΗΣ, ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΠΟΛΛΩΝ ΕΠΙΠΕΔΩΝ


Ενότητα 6ΑΝΑΛΥΣΗ & ΣΥΝΘΕΣΗ

ΣΥΝ∆ΥΑΣΤΙΚΗΣ ΛΟΓΙΚΗΣ

ΣΥΝ∆ΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑΣΥΝ∆ΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΠΟΛΛΩΝ ΕΠΙΠΕ∆ΩΝ


Ανάλυση Συνδυαστικής Λογικής Σύνθεση Συνδυαστικής Λογικήςη ής γ ής Λογικές Συναρτήσεις Πολλών Επιπέδων Συνδυαστικά Κυκλώματα Πολλών Επιπέδων NAND Υλοποιήσεις Πολλών Επιπέδων NOR Υλοποιήσεις Πολλών Επιπέδων

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 4.2, 4.3.1, 4.3.2, 5.1, 5.1.1, 5.1.2, 5.1.3, 5.1.4, 5.1.5, 5.1.6, 5.1.7, 5.1.8

Βιβλίο – Παράγραφοι 4.1, 4.2, 4.3, 4.4



Ανάλυση Συνδυαστικής Λογικής Αναλύοντας το λογικό κύκλωμα βρίσκουμε:

τις λογικές συναρτήσεις που υλοποιούνται σε πρότυπη μορφήπρότυπη μορφή

τον πίνακα αλήθειας• από τις λογικές συναρτήσεις σε κανονική μορφή, αφού μετατρέψουμε πρώτα τις λογικές συναρτήσεις από την πρότυπη (απλοποιημένη) μορφή στην κανονική μορφή

ό θ ί θέ όλ• από απευθείας τοποθέτηση όλων των δυνατών συνδυασμών 0 και 1 (για μικρό αριθμό εισόδων)

την περιγραφή της συμπεριφοράςτου λογικού κυκλώματος

Ανάλυση Συνδυαστικής Λογικής ∆ιαδικασία εύρεσης των λογικών συναρτήσεων

Εάν το λογικό κύκλωμα έχει πύλες NAND και ΝΟR τις μετατρέπουμε σε πύλες ΑND, OR και ΙΝV, πριν υπολογίσουμε τις λογικές συναρτήσεις

Ξεκινάμε από τις εισόδους του λογικού κυκλώματος και υπολογίζουμε τις λογικές συναρτήσεις για κάθε διασύνδεση μεταξύ δύο πυλών μέχρι να φθάσουμε στις εξόδους του λογικού κυκλώματος

Βρίσκουμε τις προκύπτουσες λογικές συναρτήσεις σε πρότυπη (απλοποιημένη) μορφή

Εφαρμόζουμε το θ. De Morgan και μελετάμε τη συμπληρωματική συνάρτηση σε πρότυπη μορφή αθροίσματος γινομένων, όταν η συνάρτηση είναι σε πρότυπη μορφή γινομένου αθροισμάτων

Μετατρέπουμε τη συνάρτηση από την πρότυπη μορφή στην κανονική μορφή (όπως δείξαμε στην ενότητα 4)

∆ιαδικασία εύρεσης του πίνακα αλήθειας προκύπτει απευθείας από τις λογικές συναρτήσεις σε κανονική

μορφή αθροίσματος γινομένων

DC

Ανάλυση Συνδυαστικής Λογικής

CD

D’D

DC Y = CD+(C+D)’

Z = D’

C

B

C+D (C+D)’B(C+D)’

C+D

D

CB

B

X = B’(C+D)+B(C+D)’

Y CD+(C+D)

A

B

B

C+DB’ B’(C+D)

B(C+D)

W = A+B(C+D)

μετατροπέας από τον κώδικα BCD στον κώδικα excess-3

Άσκηση 6.1

Στα πλαίσια της ανάλυσης του προηγούμενου κυκλώματος Να βρεθούν οι συναρτήσεις Χ, Y, X και WΝα βρεθούν οι συναρτήσεις Χ, Y, X και W

σε πρότυπη μορφή αθροίσματος γινομένου Να μετατραπούν οι συναρτήσεις Χ, Y, X και W

σε κανονική μορφή αθροίσματος γινομένου Να δοθεί ο πίνακας αλήθειας



Σύνθεση Συνδυαστικής Λογικής ∆ιαδικασία σύνθεσης

Κατανόηση του προβλήματος και της περιγραφής της συμπεριφοράς του λογικού κυκλώματοςΠ δ ό βλ ώ όδ ξόδ Προσδιορισμός μεταβλητών εισόδου και εξόδου

Εύρεση του πίνακα αλήθειας και της λογικής συνάρτησης σε κανονική μορφή

Απλοποίηση της λογικής συνάρτησης Επιλογή της τεχνολογίας υλοποίησης

• ∆ιεπίπεδη / πολυεπίπεδη υλοποίησηη η η η• Χρήση SSI και MSI κυκλωμάτων• Σχεδίαση προγραμματιζόμενης λογικής (CPLD, FPGA)• Σχεδίαση ASIC - επιλογή βιβλιοθήκης για standard cells

Σχεδίαση του λογικού κυκλώματος Τυπικές προδιαγραφές

Σύνθεση Συνδυαστικής Λογικής Τυπικές προδιαγραφές

∆ιάγραμμα με μπλοκ (Block diagram)• Περιγραφή υψηλού επιπέδου που περιέχει λογικά κυκλώματα σε μορφή μπλοκσε μορφή μ ο

Λογικό διάγραμμα (Logic diagram)• περιγραφή σε επίπεδο λογικών μονάδων

Σχηματικό διάγραμμα (Schematic diagram)• τυπική περιγραφή σε επίπεδο ηλεκτρονικών δομικών μονάδων

(π.χ. πυλών με # pin) Χρονικό διάγραμμα (timing diagram) Χρονικό διάγραμμα (timing diagram)

• περιγραφή των λογικών σημάτων σαν συναρτήσεις του χρόνου Περιγραφή συμπεριφοράς

• λογικές συναρτήσεις, πίνακες αλήθειας, διαγράμματα καταστάσεων, τυπικές περιγραφές σε γλώσσες περιγραφής υλικού (π.χ. VHDL, Verilog, SystemC)

∆ιάγραμμα με Μπλοκ Επίπεδο Λογικό ∆ιάγραμμα



Ιεραρχικό Λογικό ∆ιάγραμμα Σχηματικό ∆ιάγραμμα

Περιγραφή σε VHDL

entity INV is

Ο Μονοψήφιος Αντιστροφέας

entity INV isport (

X: in STD_LOGIC;Y: out STD_LOGIC);

end INV;architecture INV_DATAFLOW of INV isbeging

Y <= not X;end INV_DATAFLOW;

INVX Y



Λογικές Συναρτήσεις Πολλών Επιπέδων

Στόχο έχουν την περαιτέρω απλοποίηση λ ώ ή δύ έδτων λογικών συναρτήσεων δύο επιπέδων

εύρεση κοινών μεταβλητών (literals) σε μία συνάρτηση

εύρεση κοινών πυλώνγια περισσότερες από μία εξόδους

Μειώνεται το κόστος υλοποίησης( θ ό λώ θ ό όδ ύλ )(αριθμός πυλών, αριθμός εισόδων στις πύλες)

Αυξάνεται η καθυστέρηση διάδοσης του λογικού κυκλώματος


Eύρεση κοινών μεταβλητών

f = ADF+AEF+BDF+BEF+CDF+CEF+G

f = (AD+AE+BD+BE+CD+CE)F+G( C C ) G= [(A+B+C)D+(A+B+C)E)]F+G= (A+B+C)(D+E)F+G

Συνδυαστικά Κυκλώματα Πολλών ΕπιπέδωνA

DFAEF

AFBDFBEFC

f

BCDE

F

G

f

CDFCEFG

G

Στη συγκεκριμένη περίπτωση δεν αυξάνεται η καθυστέρηση διάδοσης




Εύρεση κοινών πυλών

Ζ = D’Y = C’D’+CDX = B’D+B’C+BC’D’W = A+BC+BD

Ζ = D’Y = (C+D)’+CD X = B’(C+D)+B(C+D)’W = A+B(C+D)


DC

Συνδυαστικά Κυκλώματα Πολλών Επιπέδων

CD

D’D

DC Y = CD+(C+D)’

Z = D’

C

B

C+D (C+D)’B(C+D)’

C+D

D

CB

B

X = B’(C+D)+B(C+D)’

Y CD+(C+D)

A

B

B

C+DB’ B’(C+D)

B(C+D)

W = A+B(C+D)




ΝΑΝD Υλοποιήσεις Πολλών ΕπιπέδωνΣυνδυαστικά κυκλώματα που αποτελούνται από πολλά AND

και OR επίπεδα, τα οποία εναλλάσσονται μεταξύ τους

NAND λ ή ύ ά θέNAND υλοποιήσεις προκύπτουν εάν προσθέσουμε στις εξόδους των AND και στις εισόδους των OR αντιστροφείς και στη συνέχεια ενσωματώσουμε τους αντιστροφείς στις πύλες

οι είσοδοι μπορεί να γίνουν συμπληρωματικέςμ ρ γ μ ηρ μ ς κάθε διασύνδεση μεταξύ δύο διαφορετικών πυλών έχει 0 ή

2 αντιστροφείς ενσωματωμένους στις αντίστοιχες εξόδους και εισόδους των πυλών

οι έξοδοι μπορεί να χρειάζονται αντιστροφέα

ΝΑΝD Υλοποίηση Πολλών ΕπιπέδωνABCD

3 επίπεδα

E

F

G

f

A’B’C’D’E’

F

G’

f



ΝOR Υλοποιήσεις Πολλών ΕπιπέδωνΣυνδυαστικά κυκλώματα που αποτελούνται από πολλά AND

και OR επίπεδα, τα οποία εναλλάσσονται μεταξύ τους

NOR λ ή ύ ά θέ ξόδNOR υλοποιήσεις προκύπτουν εάν προσθέσουμε στις εξόδους των OR και στις εισόδους των AND αντιστροφείς και στη συνέχεια ενσωματώσουμε τους αντιστροφείς στις πύλες

οι είσοδοι μπορεί να γίνουν συμπληρωματικέςμ ρ γ μ ηρ μ ς κάθε διασύνδεση μεταξύ δύο διαφορετικών πυλών έχει 0 ή

2 αντιστροφείς ενσωματωμένους στις αντίστοιχες εξόδους και εισόδους των πυλών

οι έξοδοι μπορεί να χρειάζονται αντιστροφέα

ΝOR Υλοποίηση Πολλών ΕπιπέδωνABCD

3 επίπεδα

E

F

G

f

ABCDE

F’

G

f



ΝΑΝD & NOR Υλοποιήσεις Πολλών Επιπέδων

Συνδυαστικά κυκλώματα που εμπεριέχουν διαδοχικά επίπεδα ιδίου είδους πυλών AND ή OR

κάθε διασύνδεση μεταξύ δύο ιδίου είδους πυλών απαιτεί την εισαγωγή ενός αντιστροφέα, όταν απαιτείται αντιστροφή εισόδου ή εξόδου στη μία από τις δύο ίδιες πύλες

ΝΑΝD Υλοποίηση Πολλών ΕπιπέδωνABCD

3 επίπεδα

E

F

G

f

A’B’

Απαιτείται η εισαγωγή αντιστροφέα

C’D’E’

F

G

f

ΝOR Υλοποίηση Πολλών ΕπιπέδωνABCD

3 επίπεδα

E

F

G

f

AB

Απαιτείται η εισαγωγή αντιστροφέα

CDE

F’

G’

f



∆ιαδικασία Υλοποίησης με Πύλες NAND ή NOR 2 Εισόδων

Βήμα 1: Σχεδιάζουμε το κύκλωμα χρησιμοποιώντας αποκλειστικά πύλες AND και OR 2 εισόδωναποκλειστικά πύλες AND και OR 2 εισόδων Χρησιμοποιούμε 2 πύλες 2 εισόδων, αντί μίας πύλης 3 εισόδων, όπως φαίνεται στο Σχήμα για πύλες AND

A B C A B C

∆ιαδικασία Υλοποίησης με Πύλες NAND ή NOR 2 Εισόδων

Βήμα 2: Μετατρέπουμε όλες τις πύλες AND και OR 2 εισόδων σε πύλες NAND ή NOR 2 εισόδων Προσοχή στη διασύνδεση πυλών του ιδίου είδους AND ή

OR: κατά τη μετατροπή σε NAND ή NOR απαιτείται η χρήση ενός αντιστροφέα ανάμεσα στις πύλες

A B C A B C

Άσκηση 6.2 Να γίνουν οι πολυεπίπεδες ΝAND και NOR

υλοποιήσεις της συνάρτησης F της άσκησης 5.2 χρησιμοποιώντας αποκλειστικά πύλες NAND ή NOR δύο εισόδων.

Για την πολυεπίπεδη NAND υλοποίηση βασιζόμαστε στην πολυεπίπεδη AND-OR υλοποίηση με πύλες AND και OR αποκλειστικά 2 εισόδων

Για την πολυεπίπεδη NOR υλοποίηση βασιζόμαστε στην λ ί δ OR AND λ ί ύλ AND OR

Υποθέτουμε ότι στην είσοδο είναι διαθέσιμα μόνο τα κανονικά δυαδικά σήματα.

πολυεπίπεδη OR-AND υλοποίηση με πύλες AND και OR αποκλειστικά 2 εισόδων

Προσοχή στη διασύνδεση πυλών του ιδίου είδους AND ή OR: κατά τη μετατροπή σε NAND ή NOR απαιτείται η χρήση ενός αντιστροφέα ανάμεσα στις πύλες

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ Η ΠΥΛΗ XOR ΚΑΙ ΟΙ ΕΦΑΡΜΟΓΕΣ ΤΗΣ, ΚΩΔΙΚΟΠΟΙΗΣΗ


Ε ό 7Ενότητα 7Η ΠΥΛΗ XOR ΚΑΙ ΟΙ ΕΦΑΡΜΟΓΕΣ ΤΗΣ

ΚΩ∆ΙΚΟΠΟΙΗΣΗ

Γενικές Γραμμές Πύλες XOR και XNOR Υλοποιήσεις με Σύνθετες Πύλες AND-OR-INV Κωδικοποίηση - ∆υαδικοί κώδικες Κώδικες Ανιχνευσης Λαθών - Κώδικας Ισοτιμίας (Parity Code) Άρτια και Περιττή Συνάρτηση Κυκλώματα Ανίχνευσης Λαθών για Κώδικα Ισοτιμίας Συγκριτές ∆υαδικοί Κώδικες για ∆εκαδικούς Αριθμούς : BCD, Excess-3Κώδ G Κώδικας Gray

Αποκωδικοποιητής Επτά Τμημάτων

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 5.8.1, 5.8.2, 5.8.3, 5.9, 5.9.1, 2.10, 2.11, 2.13, 2.15.1, 5.4.8

Βιβλίο Mano – Παράγραφοι 1.2, 1.7, 3.8, 3.9, 4.8



Λογική Πύλη EXCLUSIVE-OR (XOR)X Y XY0 0 0

0 1 1

XΧΥ

ΧΥ = Χ’Υ+ ΧΥ’

0 1 1

1 0 1

1 1 0

Υ AND-OR

X

Υ

ΧΥ

ΧΥ Χ Υ ΧΥ

ΧΥ

ΧΥ1 10

Υ NAND

X(X’+Y’)+Y(X’+Y’) =XX’+ΧΥ’+YX’+YΥ’ = Χ’Υ+ ΧΥ’ = ΧΥ

Λογική Πύλη EXCLUSIVE-NOR (XNOR)

X Y (XY)’0 0 1

X(ΧΥ)’

(ΧΥ)’ = ΧΥ+ Χ’Υ’

0 1 0

1 0 0

1 1 1

Υ AND-OR

Πύλη Ισοδυναμίας

Συμβολίζεται και ως ΧΥ (ΧΥ) = ΧΥ+ Χ Υ

ΧΥ

(ΧΥ)’100

μβ ζ ς

Άλλες υλοποιήσεις των ΧOR & XNORX

(ΧΥ)’X

(ΧΥ)’

Υ AND-OR

X(ΧΥ)

Υ

X(ΧΥ)’

Υ AND/NOR Υ NAND/OR

Παραδείγματα υλοποίησης συναρτήσεων με τη χρήση διαφορετικών πυλών 2 εισόδων



Αλγεβρικές ισότητες για XOR & XNOR

Χ Y = Y X

(Χ Y) Z = Χ (Y Z) = Χ Y Z

Χ 0 = Χ Χ 1 = Χ’

Χ X = 0 Χ X’ = 1

Χ’ Y’ = Χ Υ

(Χ Y) Z Χ (Y Z) Χ Y Z

Χ Y = Χ Υ

Χ’ Y = (Χ Υ)’

Χ Y’ = (Χ Υ)’

Ισοδύναμα Σύμβολα για XOR & XNOR

ΧΥ

ΧΥ (ΧΥ)’ΧΥ

(ΧΥ)’ΧΥ

ΧΥ

Χ ΧΥ

ΧΥ

Χ (ΧΥ)’Υ

ΧΥ

ΧΥ

ΧΥ

Υ

ΧΥ

(ΧΥ)

(ΧΥ)’



Πύλη XOR 3 Εισόδων

X0 01 1

ΧΥΖ

00 01 11 100

ΧΥ

(ΧΥ)Z10

ΥΧΥZ

1 10 01

1 1

Z

ΧΥZ = Χ’Υ’Z + Χ’ΥZ’ + ΧΥ’Z’ + ΧΥZ

ΥAND-OR

0Z

Πύλη XNOR 3 Εισόδων

X001 1

ΧΥΖ

00 01 11 100

ΧΥ

((ΧΥ)Z)’10

Υ(ΧΥZ)’

110 01

1 0

Z

(ΧΥZ)’ = Χ’Υ’Z’ + Χ’ΥZ + ΧΥ’Z + ΧΥZ’

ΥAND-OR

0Z

Υλοποιήσεις με AND-OR-INVAND-OR-INV: Σύνθετη πύλη με καθυστέρηση

διάδοσης αντίστοιχη με μία πύλη NAND

X XX

Υ

Z

X

Υ

Z

ΧΥZ AND-OR-INV (ΧΥZ)’ AND-OR-INV

Συνολική καθυστέρηση διάδοσης αντίστοιχη με δύο πύλες NAND



00 01 11 10

00 1 0 1 0

ABCD

Άσκηση 7.1Να δώσετε τις λογικές συναρτήσεις και τις υλοποιήσεις τους με πύλες 2 εισόδων

που βασίζονται και στη χρήση πυλών XOR/XNOR 2 εισόδων

00 01 11 10

00 1 0 0 1

ABCD

00 01 11 10

00 0 0 1 0

ABCD

00 1 0 1 001 0 1 0 111 X X X X10 0 1 0 1

00 01 11 10ABCD

00 1 0 0 101 0 1 1 011 X X X X10 1 0 0 1

00 01 11 10ABCD

00 0 0 1 001 1 1 0 111 X X X X10 0 0 1 0

00 01 11 10ABCD

(α) (β) (γ)

00 01 11 10

00 0 1 0 101 1 0 1 011 X X X X10 0 1 0 1

AB 00 01 11 10

00 1 1 0 001 0 0 1 111 X X X X10 0 0 0 0

AB 00 01 11 10

00 0 0 1 001 0 0 1 011 1 1 0 110 0 0 1 0

AB

(δ) (ε) (στ)



∆υαδικοί Αριθμοί

Τα ψηφιακά συστήματα επεξεργάζονται: ∆υαδικούς αριθμούς, στο δυαδικό σύστημα αρίθμησης με βάση το 2μ β η

• n-bit ακέραιοι μη προσημασμένοι δυαδικοί αριθμοί anan-1 … a0

με δεκαδικό ισοδύναμο της μορφής

an ·2n + an-1 ·2n-1 + … + a0 ·20

• Παράδειγμα: ο 4-ψηφιος μη προσημασμένος δυαδικός αριθμός 1010

με δεκαδικό ισοδύναμο της μορφήςμε δεκαδικό ισοδύναμο της μορφής

1 ·23 + 0 ·22 + 1 ·21 + 0 ·20 = 10(10)

∆υαδικοί Κώδικες Τα ψηφιακά συστήματα επεξεργάζονται:

∆ιακριτά στοιχεία πληροφορίας, που αναπαρίστανται με τη χρήση ενός δυαδικού κώδικά, δηλαδή μίας ακολουθίας από 0 και 1, που ονομάζονται δυαδικές κωδικές λέξεις

Προσοχή: απαιτείται μία 1-προς-1 αντιστοιχία μεταξύ των διακριτών στοιχείων και των κωδικών λέξεων

Τα διακριτά στοιχεία μπορεί να μην είναι δεδομένα, αλλά να αναπαριστούν:

• Σύνολο ενεργειών (actions) που εκτελεί το σύστημα• Σύνολο συνθηκών (conditions) που ικανοποιεί το σύστημα• Σύνολο καταστάσεων (states) που λαμβάνει το σύστημα

(ακολουθιακές μηχανές καταστάσεων)

∆υαδικοί Κώδικες Έστω ότι σε ένα ψηφιακό σύστημα απαιτείται η επεξεργασία

των πέντε διακριτών στοιχείων Σ0, Σ1, Σ2, Σ3, Σ4 Παράδειγμα 1:

Τα στοιχεία αυτά μπορούν να αναπαρασταθούν στον δυαδικόΤα στοιχεία αυτά μπορούν να αναπαρασταθούν στον δυαδικό κώδικα με δυαδικές κωδικές λέξεις, που έχουν ελάχιστο αριθμό ψηφίων (bits) : Σ0 = 000, Σ1 = 001, Σ2 = 010, Σ3 = 011, Σ4 = 100

(ως δυαδικός αριθμός)

= ο μικρότερος ακέραιος που είναι μεγαλύτερος ή ίσος του Χ (ceiling function)

∆υαδικοί Κώδικες Έστω ότι σε ένα ψηφιακό σύστημα απαιτείται η επεξεργασία

των πέντε διακριτών στοιχείων Σ0, Σ1, Σ2, Σ3, Σ4 Παράδειγμα 2:

Τα στοιχεία αυτά μπορούν να αναπαρασταθούν στον δυαδικό ώδ δ δ έ δ έ λέξ έ όκώδικα με δυαδικές κωδικές λέξεις, που έχουν περισσότερα ψηφία (bits) π.χ. 5: Σ0 = 00001, Σ1 = 00010, Σ2 = 00100, Σ3 = 01000 Σ3 = 01000, Σ4 = 10000

(ως δυαδικός κώδικας 1 – από – 5 (one hot), όπου σε κάθε κωδική λέξη μόνο το ένα ψηφίο είναι ‘1’ στα 5 ψηφία)

Προσοχή: ∆εν υπάρχει άνω όριο στον αριθμό των ψηφίων, που μπορεί να έχει μία κωδική λέξη ενός δυαδικού κώδικα



Κώδικες Ανίχνευσης Λαθών Σε ένα ψηφιακό σύστημα ορίζουμε ως λάθος, την αλλαγή τιμής σε ένα ή περισσότερα ψηφία πληροφορίας (0 → 1 ή 1 → 0) 1010 → 1011, 1010 → 1000 (1 ψηφίο – μονό λάθος), 1010 → 0101 (4 ψηφία λάθος)

Για να ανιχνεύσουμε την ύπαρξη λαθών κωδικοποιούμε την Για να ανιχνεύσουμε την ύπαρξη λαθών κωδικοποιούμε την πληροφορία που παράγουμε, μεταδίδουμε ή αποθηκεύουμε σε ένα κώδικα ανίχνευσης λαθών, ο οποίος αποτελείται από κωδικές λέξεις και μη-κωδικές λέξεις

Η ύπαρξη λάθους ανιχνεύεται με την εμφάνιση μίας μη-κωδικής λέξης κατά τον έλεγχο της κωδικοποιημένης πληροφορίας με έναν ελεγκτήέναν ελεγκτή

Ως απόσταση μεταξύ δύο κωδικών λέξεων ορίζεται το πλήθος των ψηφίων στα οποία αυτές διαφέρουν

Ένας κώδικας ανίχνευσης λαθών ανιχνεύει όλα τα μονά λάθη, εάν η ελάχιστη απόσταση μεταξύ όλων των πιθανών ζευγών κωδικών λέξεων είναι 2

Κώδικες Ανίχνευσης και ∆ιόρθωσης Λαθών Ένας κώδικας διόρθωσης c λαθών και ανίχνευσης d επιπλέων λαθών διορθώνει μέχρι c λάθη και ανιχνεύει μέχρι c+d λάθη, εάν η ελάχιστη απόσταση μεταξύ όλων των πιθανών ζευγών κωδικών λέξεων είναι 2c+d+1κωδικών λέξεων είναι 2c+d+1

Οι κώδικες αυτοί ονομάζονται Error Detection And Correction (EDAC) κώδικες Στις μνήμες χρησιμοποιούνται συνήθως οι κώδικες Hamming, που διορθώνουν 1 λάθος και ανιχνεύουν μέχρι 2 λάθη

Παράδειγμα κωδικοποίησης ενός ψηφίου πληροφορίας (0,1) ως (000 111) (κώδικας ελάχιστης απόστασης 3)ως (000,111) (κώδικας ελάχιστης απόστασης 3)

000 010

100

001

111101

011

110 Η διόρθωση γίνεται με την προϋπόθεση ότι η πιθανότητα μονού λάθους είναι πολύ μεγαλύτερη από την πιθανότητα διπλού λάθους. Πάντα υπάρχει το ενδεχόμενο της λανθασμένης διόρθωσης

Κώδικας Ισοτιμίας (Parity Code)

000001

PoddXYZ

01 000

001

PevenXYZ

10

Έστω η 3-ψήφια πληροφορία ΧΥΖΠροσθέτουμε στην πληροφορία

ανεξάρτητα μεγέθους ένα επιπλέον ψηφίο, το ψηφίο

ί P ( it bit) έ

010

001010011100

0101

001010011100

1

Ο κώδικας ισοτιμίας είναι ο πιο απλός κώδικας ανίχνευσης λαθών και ανιχνεύει περιττό

ισοτιμίας P (parity bit) έτσι, ώστε το πλήθος των 1 να είναι περιττό (ή αρτιο) σε όλες τις κωδικές λέξεις του κώδικα περιττής (ή άρτιας) ισοτιμίας

110110

110111κωδικές λέξεις

περιττής ισοτιμίας

010101

110111κωδικές λέξειςάρτιας ισοτιμίας

λαθών και ανιχνεύει περιττό πλήθος λαθών (κώδικας απόστασης 2)

Οι κωδικές λέξεις της περιττής (άρτιας) ισοτιμίας

είναι οι μη-κωδικές λέξεις της άρτιας (περιττής) ισοτιμίας

Ανίχνευση Λαθών σε Κυκλώματα με Γεννήτρια και Ελεγκτή Ισοτιμίας

κωδικοποίηση έλεγχος

ΧΥZ

Ε.Ι.P

ΚΥΚΛΩΜΑΥΠΟ

ΕΛΕΓΧΟ

ΧΥZ

Ε.Ι. ένδειξη λάθους

η η γχ ς

ελεγκτής ισοτιμίας

0ς



Συνάρτηση Περιττής Ισοτιμίας Η συνάρτηση περιττής ισοτιμίας (odd parity)

m μεταβλητών έχει τιμή : 1, εάν περιττός αριθμός μεταβλητών της είναι 1 0, εάν άρτιος αριθμός μεταβλητών της είναι 1

Υλοποιείται με m-1 πύλες ΧΟR σε δομή αλυσίδας ή δομή δένδρου

Χ 1 1 Χ 1 1

Δομή αλυσίδας Δομή δένδρου

ΧΥ 0 1

0Z

1

W 0

1ΧΥ 0 1

0Z1

W 0 0Για m=4

ODD ODD

Συνάρτηση Άρτιας Ισοτιμίας Η συνάρτηση άρτιας ισοτιμίας (even parity)

m μεταβλητών έχει τιμή : 1, εάν άρτιος αριθμός μεταβλητών της είναι 1 0, εάν περιττός αριθμός μεταβλητών της είναι 1

Υλοποιείται με m-2 πύλες ΧΟR και 1 πύλη XNOR (στην έξοδο) σε δομή αλυσίδας ή δομή δένδρου

Χ 1 1 Χ 1 1

Δομή αλυσίδας Δομή δένδρου

ΧΥ 0

1

0Z

1

W 1

1ΧΥ 0 1

0Z1

W 1 1Για m=4

EVEN EVEN

Ελεγκτής Περιττής Ισοτιμίας Ελέγχει την έξοδο κυκλώματος σε κώδικα περιττής ισοτιμίας

(m μεταβλητών) και παράγει την τιμή (ένδειξη λάθους): 0, όταν η έξοδος είναι σωστή

(δηλ. όταν περιττός αριθμός μεταβλητών της είναι 1) 1, όταν η έξοδος είναι λανθασμένη

(δηλ. όταν άρτιος αριθμός μεταβλητών της είναι 1) Υλοποιείται ως κύκλωμα ανίχνευσης άρτιας ισοτιμίας (με m-2 πύλες ΧΟR και 1 πύλη ΧΝΟR). Αν ανιχνευτεί άρτια ισοτιμία (έξοδος = 1) τότε σημαίνει ότι υπήρξε λάθος.

Χ 1 1 Χ 1 1ΛΑΘΟΣ ΣΩΣΤΟ

Για m=4

ΧΥ

10

1

0Z

1

Podd1

1ΧΥ

10 1

0ZPodd

0 0

0

EVEN EVEN

Ελεγκτής Άρτιας Ισοτιμίας Ελέγχει την έξοδο κυκλώματος σε κώδικα άρτιας ισοτιμίας

(m μεταβλητών) και παράγει την τιμή (ένδειξη λάθους): 0, όταν η έξοδος είναι σωστή

(δηλ. όταν άρτιος αριθμός μεταβλητών της είναι 1)

Χ 1 1 Χ 1 1

1, όταν η έξοδος είναι λανθασμένη(δηλ. όταν περιττός αριθμός μεταβλητών της είναι 1)

Υλοποιείται ως κύκλωμα ανίχνευσης περιττής ισοτιμίας (με m-1πύλες ΧΟR). Αν ανιχνευτεί περιττή ισοτιμία (έξοδος = 1) τότε σημαίνει ότι υπήρξε λάθος.

ΛΑΘΟΣ ΣΩΣΤΟΧΥ

10 1

0Z

1

Peven0

1ΧΥ

10 1

0Z0

Peven1 1

Για m=4

ODD ODD



Γεννήτρια Περιττής Ισοτιμίας Παράγει το ψηφίο ισοτιμίας Podd

υλοποιείται η συνάρτηση ανίχνευσης άρτιας ισοτιμίας m-1 μεταβλητών (με m-3 πύλες ΧΟR και 1πύλη XNOR),

χρησιμοποιείται ένας ελεγκτής περιττής ισοτιμίας mμεταβλητών με μία είσοδο σταθερά στο 0

ΧΥ

100 Podd0 Χ

Υ

00 0

1 PoddΥ 00Z

Υ 00Z

0 0

1 Podd

EVENEVEN

Η γεννήτρια 3 ψηφίωνΟ ελεγκτής 4 ψηφίων, όταν χρησιμοποιείται σαν γεννήτρια 3 ψηφίων με μία είσοδο στο “0”.

Γεννήτρια Άρτιας Ισοτιμίας Παράγει το ψηφίο ισοτιμίας Peven

υλοποιείται η συνάρτηση ανίχνευσης περιττήςισοτιμίας m-1 μεταβλητών (με m-2 πύλες ΧΟR)

χρησιμοποιείται ένας ελεγκτής άρτιας ισοτιμίας mμεταβλητών με μία είσοδο σταθερά στο 0

ΧΥ

000 Peven0 Χ

Υ

00 0

0PevenΥ 00Z

Υ 00Z

0 0

0Peven

ODDODD

Η γεννήτρια 3 ψηφίωνΟ ελεγκτής 4 ψηφίων, όταν χρησιμοποιείται σαν γεννήτρια 3 ψηφίων με μία είσοδο στο “0”.



Συγκριτής Μεγέθους 2 Ψηφίων Α = (A1,A0) και Β = (Β1,Β0) Α = Β, εάν Α1 = Β1, Α0 = Β0

F(A=B) = (A1B1)’(A0B0)’ F(A=B) (A1B1) (A0B0)= (A1’B1’+A1B1)(A0’B0’+A0B0) = A1’B1’(A0’B0’+A0B0) + A1B1(A0’B0’+A0B0) = A1’A0’B1’B0’ + A1’A0B1’B0 + A1A0’B1B0’ + A1A0B1B0*

Α1Β

Αντί 5 πυλών NAND 4 εισόδων

*Βλέπε Άσκηση 5.1

F(A=B)Β1

Α0Β0

Συγκριτής Μεγέθους 2 Ψηφίων Α = (A1,A0) και Β = (Β1,Β0) Α > Β, εάν Α1 = 1, Β1 = 0 ή Α1 = Β1, Α0 = 1, Β0 = 0

F(A>B) = A1B1’ + (A1B1)’A0B0’ F(A>B) A1B1 + (A1B1) A0B0 = A1B1’ + A0B1’B0’ + A1A0B0’* (να αποδειχθεί)

Α1Β1

Α


F(A>B)

Α0Β0’

Α1Β1’

Συγκριτής Μεγέθους 2 Ψηφίων Α = (A1,A0) και Β = (Β1,Β0) Α < Β, εάν Α1 = 0, Β1 = 1 ή Α1 = Β1, Α0 = 0, Β0 = 1

F(A<B) = A1’B1 + (A1B1)’A0’B0 F(A<B) A1 B1 + (A1B1) A0 B0= A1’B1 + A0’B1B0 + A1’A0’B0* (να αποδειχθεί)

Α1Β1

Α ’


F(A<B)

Α0Β0

Α1’Β1



Συγκριτής Μεγέθους 4 Ψηφίων (Α=Β)

Α = (A3,A2,A1,A0) και Β = (Β3,Β2,Β1,Β0)

Α=Β, εάν Α3=Β3, Α2=Β2, Α1=Β1, Α0=Β0, 3 3, 2 2, 1 1, 0 0

F(A=B) = (A3B3)’(A2B2)’(A1B1)’(A0B0)’

Συγκριτής Μεγέθους 4 Ψηφίων (Α>Β)

Α = (A3,A2,A1,A0) και Β = (Β3,Β2,Β1,Β0)

A>B, εάν Α3=1, Β3=0 ή, 3 , 3 ήΑ3=Β3, Α2=1, Β2=0 ήΑ3=Β3, Α2=Β2, Α1=1,Β1=0 ήΑ3=Β3, Α2=Β2, Α1=Β1, Α0=1,Β0=0

F(A>B) = A3B3’+(A3B3)’A2B2’+(A3B3)’(A2B2)’A1B1’+(A3B3)’(A2B2)’(A1B1)’A0B0’

Συγκριτής Μεγέθους 4 Ψηφίων (Α<Β)

Α = (A3,A2,A1,A0) και Β = (Β3,Β2,Β1,Β0)

A<B, εάν Α3=0, Β3=1 ή, 3 , 3 ήΑ3=Β3, Α2=0, Β2=1 ήΑ3=Β3, Α2=Β2, Α1=0,Β1=1 ήΑ3=Β3, Α2=Β2, Α1=Β1, Α0=0,Β0=1

F(A<B) = A3’B3+(A3B3)’A2’B2+(A3B3)’(A2B2)’A1’B1+(A3B3)’(A2B2)’(A1B1)’A0’B0

Συγκριτής Μεγέθους 4 Ψηφίων

Α3

Β3

Α2

Β2

Α1

Β1 F(A>B)

Α0

Β0 F(A=B)

F(A<B)



∆υαδικοί Κώδικες για ∆εκαδικούς Αριθμούς Κώδικας BCD (Binary-Coded-Decimal)

60000 0110Β=10 BCD

0Β=10 BCD

1 1 1 1 ∆υαδική

23

60000000100100011

89

0110011110001001

10

715

1 1 1 1 κωδικοποίηση

Χωριστά το 1 από το 5

45

01000101

0 1 0 1 BCDκωδικοποίηση0 0 0 1

Ο κώδικας BCD έχει 4 δυαδικά ψηφία και χρησιμοποιείται για την κωδικοποίηση των μονοψήφιων δεκαδικών αριθμών από το 0 μέχρι το 9. Τα βάρη στον κώδικα BCD είναι 8-4-2-1

Κώδικας Excess-3

600110100

10011010

Β=10 Exc-3

10

7

Β=10 Exc-31 1 1 1 ∆υαδική

κωδικοποίηση

234

0100010101100111

89

101010111100

1 715

1 0 0 0 Excess-3κωδικοποίηση0 1 0 0

Χωριστά το 1 από το 5

5 10001 0 0 0 κωδικοποίηση0 1 0 0

Ο κώδικας Excess-3 έχει 4 δυαδικά ψηφία και χρησιμοποιείται για την κωδικοποίηση των μονοψήφιων δεκαδικών αριθμών από το 0 μέχρι το 9. Δεν έχει βάρη και προκύπτει από τον κώδικα BCD με πρόσθεση του 3.

Είναι αυτο-συμπληρωματικός κώδικας γιατί το συμπλήρωμα ως προς 9 των δεκαδικών αριθμών βρίσκεται με αντικατάσταση του 1 με 0 και του 0 με 1.

Άσκηση 7.2

Να σχεδιασθεί το λογικό κύκλωμα ενός μετατροπέα από τον κώδικα

BCD στον κώδικα excess-3BCD στον κώδικα excess 3Είσοδοι : Α=(Α,B,C,D) Έξοδοι : E=(W,X,Y,Z)

A=0,1,..,8,9E=3,4,..,11,12

E=A+3

Να γίνουν AND-OR / NAND-NAND και OR-AND / NOR-NOR υλοποιήσεις με πύλες 2 εισόδων καθώς και υλοποιήσεις

με πύλες XOR, XNOR όπου αυτό είναι δυνατό



Άσκηση 7.3

Να σχεδιασθεί το λογικό κύκλωμα ενός αυξητή κατά 1 του κώδικα BCD, ώστε να προκύψει ο κώδικας BCD+1ώστε να προκύψει ο κώδικας BCD 1

Είσοδοι : BCD = (D0,C0,B0,A0) Έξοδοι : BCD+1mod10 = (D1,C1,B1,A1)

BCD = 0,1,..,8,9BCD+1mod10 =1,2,..,9,0

Να γίνουν AND-OR / NAND-NAND και OR-AND / NOR-NOR υλοποιήσεις με πύλες 2 εισόδων καθώς και υλοποιήσεις

με πύλες XOR, XNOR όπου αυτό είναι δυνατό

Άσκηση 7.4

Να βρεθούν οι λογικές συναρτήσεις σε πρότυπη μορφήενός μετατροπέα (αποκωδικοποιητή) από τον κώδικα

BCD στον κώδικα των επτά τμημάτων (segment).BCD στον κώδικα των επτά τμημάτων (segment).Ο κώδικας των επτά τμημάτων χρησιμοποιείται στις οθόνες επτά τμημάτων για την παρουσίαση

των μονοψήφιων δεκαδικών αριθμών

Α

F B

E C

G

D



Κώδικας GrayGrayg2 g1 g0

000000

Β=10

0

Β=2b2 b1 b0

Ο κώδικας Gray 3 ψηφίων (g2,g1,g0) παράγεται από το δυαδικό κώδικα 3 ψηφίων (b2,b1,b0) ως εξής :- Εάν b1=b0, τότε g0=0,

234

001011010110

001010011100

1αλλιώς g0=1.

- Εάν b2=b1, τότε g1=0, αλλιώς g1=1.

- g2=b2Η ίδια διαδικασία παραγωγής του κώδικα Gray από το δυαδικό κώδικα

λ θ ί ξά ό456

110111101

100101110

7 100111

ακολουθείται ανεξάρτητα από το πλήθος των ψηφίων.Το σημαντικό χαρακτηριστικό του κώδικα Gray είναι ότι δύο διαδοχικέςκωδικές λέξεις του διαφέρουν μόνο κατά ένα ψηφίο.

Κώδικας Gray

2Β=10 1

Κατά τη μετάβαση από:

001 011

001 010

κώδικας Gray

δυαδικόςκώδικας

εμφανίζονται ενδιάμεσες τιμές 000, 011

Χρησιμοποιείται στους ADCs, για να αποφευχθούν ενδιάμεσες τιμές, όπου τα ψηφιακά δεδομένα αυξάνονται ή μειώνονται κατά 1.

Χρησιμοποιείται για μείωση της κατανάλωσης ισχύος.

δεν εμφανίζονται ενδιάμεσες τιμές

Άσκηση 7.5

Να σχεδιασθεί το λογικό κύκλωμα ενός μετατροπέα από το δυαδικό

κώδικα στον κώδικα Grayκώδικα στον κώδικα Gray.Να σχεδιασθεί το λογικό κύκλωμα ενός μετατροπέα από τον κώδικα

Gray στο δυαδικό κώδικα.(για 4 ψηφία)

Να γίνουν οι υλοποιήσεις αποκλειστικά με πύλες XOR 2 εισόδων

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΕΣ, ΑΠΟΠΛΕΚΤΕΣ, ΚΩΔΙΚΟΠΟΙΗΤΕΣ, ΠΟΛΥΠΛΕΚΤΕΣ


Ε ό 8Ενότητα 8ΑΠΟΚΩ∆ΙΚΟΠΟΙΗΤΕΣ - ΚΩ∆ΙΚΟΠΟΙΗΤΕΣ

ΑΠΟΠΛΕΚΤΕΣ - ΠΟΛΥΠΛΕΚΤΕΣ

Γενικές Γραμμές ∆υαδικοί Αποκωδικοποιητές Λογικός Συμβολισμός των Ακροδεκτών

που είναι Ενεργοί στο 0 (Active Low) Αποπλέκτες Αποπλέκτες ∆υαδικοί Κωδικοποιητές Κωδικοποιητές Προτεραιότητας Πολυπλέκτες Μετάδοση Πληροφορίας Υλοποίηση Συνδυαστικής Λογικής με Πολυπλέκτη

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 5.4, 5.4.1, 5.4.2, 5.4.3, 5.5, 5.5.1, 5.7, 5.7.1, 5.7.2, 5.7.3

Βιβλίο Mano – Παράγραφοι 4.9, 4.10, 4.11



Αποκωδικοποιητής (Decoder)

Συνδυαστικό κύκλωμα πολλών εισόδων και εξόδων που χρησιμοποιείται για μετατροπή δυαδικών κωδίκων:δυαδικών κωδίκων: είσοδοι κωδικοποιημένες στον κώδικα X (m-ψηφίων)

μετατρέπονται σε εξόδους κωδικοποιημένες στον κώδικα Y (n-ψηφίων)

m n 1-προς-1 αντιστοιχία μεταξύ εισόδων και εξόδων 1 προς 1 αντιστοιχία μεταξύ εισόδων και εξόδων πιθανή ύπαρξη εισόδων επίτρεψης (enable)

• που χρησιμοποιούνται για τη σχεδίαση αποκωδικοποιητών μεγαλύτερου μεγέθους (π.χ. θέτουν όλες τις εξόδους στο 0)

Αποκωδικοποιητής (Decoder)Γενική ∆ομή

Χ Y1-προς-1 αντιστοιχία

Χ0

Xm-1

….

Y0

Yn-1…

..

αποκωδικοποιητήςDecoder

…

enableκώδικας

Χκώδικας

Y

παραδείγματαδυαδικός σε GrayBCD σε excess-3

BCD σε επτά κομμάτια

m n

∆υαδικός Αποκωδικοποιητής(Binary Decoder)

Αποκωδικοποιητής n-σε-2n

είσοδοι κωδικοποιημένες στο δυαδικό κώδικα είσοδοι κωδικοποιημένες στο δυαδικό κώδικα ως δυαδικοί αριθμοί (n-ψηφίων) μετατρέπονται σε εξόδους κωδικοποιημένες στον κώδικα 1-από-2n

(2n-ψηφίων) 1-προς-1 αντιστοιχία μεταξύ εισόδων και εξόδων

(εάν στις εισόδους εμφανίζονται αχρησιμοποίητες ή(εάν στις εισόδους εμφανίζονται αχρησιμοποίητες ή αδιάφορες τιμές, τότε οι έξοδοι είναι λιγότεροι από 2n)

πιθανή ύπαρξη εισόδων επίτρεψης (enable)που θέτουν όλες τις εξόδους στο 0 (όλα-0)

σε κάθε έξοδο αντιστοιχεί και ένας ελαχιστόρος

∆υαδικός Αποκωδικοποιητής (Βinary Decoder)2-σε-4 με επίτρεψη (enable)

Y0

Χρησιμοποιούνται για την ενεργοποίηση μιας μονάδας κάθε φορά από πολλές ομοειδείς ή για την επιλογή μιας θέσης μνήμης

Y0en Χ1 X0 Y3 Y2 Y1

Χ0X1

2-σε-4

en

Y1Y2Y3

Χ0

X1

Y0=X1’X0’en

Y1=X1’X0en

Y =X X ’en

γ η γή μ ς ης μ ήμης

0 x x 0 0 0 01 0 0 0 0 0 11 0 1 0 0 1 01 1 0 0 1 0 01 1 1 1 0 0 0 en

Y2=X1X0’en

Y3=X1X0en1-από-4Υλοποίηση Ελαχιστόρων



Λογικός Συμβολισμός των Ακροδεκτών που είναι Ενεργοί στο 0 (Active Low)

Παράδειγμα: MSI Κύκλωμα 74x139 Dual 2-to-4 Decoder

1X1

74x1391Y01Y11Y21Y3

1Χ0

1E

2Y02Χ0

23

1

14

4567

12Έξοδοι ενεργοί στο 0

(active low)

Y0_LY1_LY2_LY3_L

B0 L

X0X1

E1_L

A02X1

2Y02Y12Y22Y3

2Χ0

2E 8 GND 16 Vcc

13

15

11109

Είσοδοι ενεργοί στο 0 (active low)

( )B0_LB1_LB2_LB3_LE2_L

A0A1

MSI κύκλωμα 74x139Dual 2-to-4 Decoder

Χ Y L

1/2 74x139

1Y01Χ0

Y0_LEn_L Χ1 X0 Y3_L

Y2_LY1_L

Χ0

X1

Y0_L

En_L

Y1_LY2_LY3_L

X01X1Y3_L

Y2_L

Y L

1Y01Y11Y21Y3

1Χ0

X11E

1 x x 1 1 1 10 0 0 1 1 1 00 0 1 1 1 0 10 1 0 1 0 1 10 1 1 0 1 1 1 En_L

Y1_L

Y0_L3-από-4

Άσκηση 8.1 Να σχεδιάσετε έναν αποκωδικοποιητή 2-σε-4 χωρίς enable Να σχεδιάσετε έναν αποκωδικοποιητή 3-σε-8 χωρίς enable,

χρησιμοποιώντας 2 αποκωδικοποιητές 2-σε-4 με enable.Π άλλ ύλ ί Ποια άλλη πύλη απαιτείται;

Να σχεδιάσετε έναν αποκωδικοποιητή 4-σε-16 χωρίς enable,χρησιμοποιώντας 4 αποκωδικοποιητές 2-σε-4 με enable. Ποιο άλλο κύκλωμα απαιτείται;

Να σχεδιάσετε έναν αποκωδικοποιητή 4-σε-16 χωρίς enableχρησιμοποιώντας 2 αποκωδικοποιητές 2-σε-4 χωρίς enableχρη μ ς η ς χ ρ ςκαι μία σειρά από πύλες 2 εισόδων Τι είδους πύλες και πόσες πύλες 2 εισόδων απαιτούνται;

Να συγκρίνετε τις δύο μεθόδους σχεδίασης του αποκωδικοποιητή 4-σε-16 χωρίς enable (#πυλών, #εισόδων στις πύλες, καθυστέρηση διάδοσης)



Αποπλέκτης (Demultiplexer)

Αποπλέκτης 1-σε-2n

δέχεται πληροφορία σε 1 είσοδο και τη μεταβιβάζει σε 1-από-2n εξόδους ανάλογα με την τιμή που έχουν οι n1-από-2 εξόδους, ανάλογα με την τιμή που έχουν οι nείσοδοι επιλογής

ανάστροφη λειτουργία του πολυπλέκτη (multiplexer)

ΧY0…αποπλέκτης

D lti l ..Demultiplexer…

επιλογή1 είσοδος1-από-2n

έξοδοι

Y2n-1

S0 Sn-1

Χ0 = S0Y0

O ∆υαδικός Αποκωδικοποιητής n-σε-2n με Enable χρησιμοποιείται σαν Αποπλέκτης 1-σε-2n

Ο δυαδικός αποκωδικοποιητής 2-σε-4 με enable χρησιμοποιείται σαν αποπλέκτης 1-σε-4

Y0X S1 S0 Y3 Y2 Y1

X1 = S1

2-σε-4

en = Χ

Y1Y2Y3

S0

S1

Y0=X1’X0’en

Y1=X1’X0en

Y =X X ’en0 x x 0 0 0 01 0 0 0 0 0 11 0 1 0 0 1 01 1 0 0 1 0 01 1 1 1 0 0 0 X

Y2=X1X0’en

Y3=X1X0en



Kωδικοποιητής (Encoder) Συνδυαστικό κύκλωμα πολλών εισόδων και εξόδων που χρησιμοποιείται για μετατροπή κωδίκων : είσοδοι κωδικοποιημένες στον κώδικα X (m ψηφίων) είσοδοι κωδικοποιημένες στον κώδικα X (m-ψηφίων)

μετατρέπονται σε εξόδους κωδικοποιημένες στον κώδικα Y (n-ψηφίων)

m > n πιθανή αναγκαιότητα διαχωρισμού των κωδικών λέξεων

από τις μη κωδικές λέξεις στην είσοδο με τη χρήση μίας ε λέο εξόδο ο δηλώ ε ε ρό η α ( alid)επιπλέον εξόδου που δηλώνει εγκυρότητα (valid)

ανάστροφη λειτουργία του αποκωδικοποιητή (decoder)

Κωδικοποιητής (Encoder)Γενική ∆ομή

Χ YΧ0

Xm-1

….

Y0

Yn-1…

..

KωδικοποιητήςEncoder

validκώδικας

Χκώδικας

Y

m > n

∆υαδικός Kωδικοποιητής (Binary Encoder) Kωδικοποιητής 2n-σε-n

Είσοδοι κωδικοποιημένες στον κώδικα 1-από-2n

μετατρέπονται σε ξόδ δ έ δ δ ό ώδεξόδους κωδικοποιημένες στο δυαδικό κώδικα ως δυαδικοί αριθμοί (n-ψηφίων)

1-προς-1 αντιστοιχία μεταξύ εισόδων και εξόδων εάν ο αριθμός των εισόδων είναι μικρότερος από 2n και

μεγαλύτερος από 2n-1, δεν εμφανίζονται στις εξόδους όλοι οι δυνατοί δυαδικοί αριθμοί n ψηφίων

αναγκαιότητα διαχωρισμού των κωδικών λέξεων από τις μη κωδικές λέξεις στην είσοδο με τη χρήση μίας επιπλέον εξόδου που δηλώνει εγκυρότητα (validation)

ανάστροφη λειτουργία του δυαδικού αποκωδικοποιητή

∆υαδικός Κωδικοποιητής (Βinary Encoder)4-σε-2 με validation

YX0X

Χ0 V = Χ0+Χ1+Χ2+Χ3

X0 VY1 Y0X3 X2 X1

Y0Y1

4-σε-2

V

X1X2X3 X1

0 1 2 3

Χ2X3

Y0 = Χ1+Χ3

Y1 = Χ2+Χ3

0 0 0 0 0 0 00 0 0 1 0 0 10 0 1 0 0 1 10 1 0 0 1 0 11 0 0 0 1 1 1

To V χρησιμοποιείται για να γίνει διαχωρισμός της κωδικής λέξης 0001

από τη μη κωδική λέξη 0000.Υποθέτουμε ότι οι υπόλοιπες μη κωδικές

λέξεις δεν εμφανίζονται σε κανονική λειτουργία.



Kωδικοποιητής Προτεραιότητας(Priority Encoder)

Kωδικοποιητής Προτεραιότητας είσοδοι (2n-ψηφίων, το πολύ), που ταξινομούνται ( ψηφ , ), ξ μ

σε σειρά αύξουσας προτεραιότητας, (από 0 μέχρι 2n-1, το πολύ) μετατρέπονται σε εξόδους (δυαδικούς αριθμούς n-ψηφίων ) των οποίων η δυαδική τιμή καθορίζεται από την είσοδο που έχει τη μεγαλύτερη προτεραιότηταμεγαλύτερη προτεραιότητα

αναγκαιότητα διαχωρισμού της τιμής όλα-0 (00..0)στην είσοδο με χρήση μίας επιπλέον εξόδου που δηλώνει εγκυρότητα (valid)

χρησιμοποιούνται για την υλοποίηση των αιτήσεων εξυπηρέτησης διακοπών με προτεραιότητα

YX0

priorityXΧ3Χ2

0 0 1 1

Χ1Χ000 01 11 10

00


X0 V0 0 0 0 0 0 0

Y1 Y0X3 X2 X1

Y0Y1

priorityencoder

V

X1X2X3

0 0 1 10 0 0 01 1 1 1

111 1

00

01

11

10

0 0 0 0 0 0 00 0 0 1 0 0 10 0 1 X 0 1 10 1 X X 1 0 11 X X X 1 1 1

Y0 = Χ3+Χ2’Χ1

Το σήμα Χ3 ενεργοποιείται από τη μονάδα που έχει τη μεγαλύτερη προτεραιότητα

YX0

priorityXΧ3Χ2

0 0 0 0

Χ1Χ000 01 11 10

00


X0 VY1 Y0X3 X2 X1

Y0Y1

priorityencoder

V

X1X2X3

0 0 0 01 1 1 11 1 1 1

111 1

00

01

11

10

0 0 0 0 0 0 00 0 0 1 0 0 10 0 1 X 0 1 10 1 X X 1 0 11 X X X 1 1 1

Y1 = Χ3+Χ2

YX0

priorityX


X0 VY1 Y0X3 X2 X1

Y0Y1

priorityencoder

V

X1X2X3

Χ0

X1

V = Χ0+Χ1+Χ2+Χ3

Y0 = Χ3+Χ2’Χ1

0 0 0 0 0 0 00 0 0 1 0 0 10 0 1 X 0 1 10 1 X X 1 0 11 X X X 1 1 1

Χ2X3

Y1 = Χ3+Χ2



Πολυπλέκτης (Μultiplexer)

Συνδυαστικό κύκλωμα πολλών εισόδων (αρτηριών) και μόνο μίας εξόδου (αρτηρίας) που χρησιμοποιείται για τη ε άδοση ης ληροφορίας ο αρά ε α σε nμετάδοση της πληροφορίας, που παράγεται σε n

ανεξάρτητες μεταξύ τους μονάδες, μέσα από μόνο μία γραμμή μεταφοράς ανάλογα με την τιμή που έχουν οι s γραμμές επιλογής, s = log2n

πιθανή ύπαρξη εισόδων επίτρεψης (enable-strobe), που απενεργοποιούν την έξοδο ώστε να χρησιμοποιηθεί γιααπενεργοποιούν την έξοδο, ώστε να χρησιμοποιηθεί για επέκταση

ανάστροφη λειτουργία του αποπλέκτη (demultiplexer)

Πολυπλέκτης (Multiplexer)Γενική ∆ομή

Χ0 MUX

Xn-1

...……

...

Yn ανεξάρτητεςμονάδες

Χ1

0

1 γραμμήμεταφοράς

επιλογήselect

S

επίτρεψηenable-strobe

Πολυπλέκτης (Μultiplexer)4-σε-1 με enable

Y

X0MUXX1

en

en

Yen S1 S0

Y4-σε-1

S0

X2X3

Χ0

X1

Χ2

S1 Y

0 x x 01 0 0 X01 0 1 X11 1 0 X21 1 1 X3

X3

S0S1

Πίνακας λειτουργίας

Άσκηση 8.2 Να σχεδιάσετε έναν πολυπλέκτη 4-σε-1 χωρίς enable Να σχεδιάσετε έναν πολυπλέκτη 8-σε-1 χωρίς enable,

χρησιμοποιώντας 2 πολυπλέκτες 4-σε-1 με enable.Π άλλ ύλ ύ Ποιες άλλες πύλες απαιτούνται;

Να σχεδιάσετε έναν πολυπλέκτη 8-σε-1 χωρίς enableχρησιμοποιώντας 2 πολυπλέκτες 4-σε-1 χωρίς enableκαι έναν επιπλέον πολυπλέκτη Τι είδους πολυπλέκτης απαιτείται και πως αυτός διασυνδέεται;

Να συγκρίνετε τις δύο μεθόδους σχεδίασης του πολυπλέκτηγ ρ ς μ ς χ ης η8-σε-1 χωρίς enable (#πυλών, #εισόδων στις πύλες, καθυστέρηση διάδοσης)



∆ιασύνδεση Μονάδων2 X 4-to-1 Multiplexers

Κατοχή της 2-ψήφιας αρτηρίας Y=(y1,y0) από μόνο μία από τις 4 μονάδες UA, UB, UC και UD, που αντίστοιχα παράγουν τις αρτηρίες A=(a1,a0), B=(b1,b0),

C=(c1,c0) και D=(d1,d0),σύμφωνα με την τιμή της

αρτηρίας επιλογής S=(s1,s0)UA a0

UY

αρτηρίας επιλογής S (s1,s0)UA

UB

UCs0s1

a1

b0

b1

c0

y0

MUX4-σε-1

UC

UD

s1c0

c1

d0

d1

y1

MUX4-σε-1

Κατοχή της 4-ψήφιας αρτηρίας Y=(y3,y2,y1,y0) από μόνο μίααπό τις 2 μονάδες UA και UB, που αντίστοιχα παράγουν τις αρτηρίες A=(a3,a2,a1,a0) και B=(b3,b2,b1,b0),

σύμφωνα με την τιμή του

∆ιασύνδεση Μονάδων4 Χ 2-to-1 Multiplexers

S

UY

σύμφωνα με την τιμή του σήματος επιλογής S

UA a0a1a2a3 y0

y1

MUX2-σε-1

01

MUX2-σε-1

01 UY

UBb1b2

b3

b0

y2

y3MUX2-σε-1

01

MUX2-σε-1

01

∆ιασύνδεση ΜονάδωνK X N-to-1 Multiplexers

Κατοχή της K-ψήφιας αρτηρίας Y από μόνο μία από τις

N μονάδες U1, U2, …, UN, που αντίστοιχα παράγουν τις

Κ-ψήφιες αρτηρίες X1, X2, …, XNσύμφωνα με την τιμή της αρτηρίας επιλογής SU1 X1 K

UYUB MUX

N-σε-1x K

X2 K

…YK

Υλοποίηση με αρτηρίες

UN

S

XN KΥλοποίηση με αρτηρίεςΓενική περίπτωση

Μετάδοση ΠληροφορίαςΧρήση Πολυπλέκτη - Αποπλέκτη

X Y

S0-2 S3-5

X0X1X2X3X4X5X

MUX8-to-1

DEMUX1-to-8

Y0Y1Y2Y3Y4Y5Y

γραμμήμεταφοράς

X6X7

Y6Y7

Δυνατότητα σύνδεσης οποιασδήποτε μονάδας Χm (m=0,1,..,7)με οποιαδήποτε μονάδα Yn (n=0,1,..,7) (64 δυνατοί συνδυασμοί)



Πολυπλέκτης (Μultiplexer)4-σε-1 με enable

Χ0

XY

X0MUX4 1

X1X

en

Yen S1 S0

X1

Χ2

X3

Y

Y Y Y Y

Y4-σε-1

S0

X2X3

S1

0 x x 01 0 0 X01 0 1 X11 1 0 X21 1 1 X3

S0S1

en

Decoder2-σε-4

Y0 Y1 Y2 Y3

MUX4-σε-1

Ο πολυπλέκτης κρύβει μέσα του ένα δυαδικό αποκωδικοποιητή !!!

Πολυπλέκτης 2n-σε-1Υλοποίηση Συνδυαστικής Λογικής

Μέθοδος 1. Συνάρτηση με n μεταβλητές An-1, .., A0 κάθε είσοδος Χ (i=0 1 2n-1) του πολυπλέκτη αντιστοιχεί κάθε είσοδος Χi (i=0, 1, .., 2n-1) του πολυπλέκτη αντιστοιχεί

στον ελαχιστόρο m0, m1, .., m2n-1, αντίστοιχα οι είσοδοι Χi που αντιστοιχούν στους ελαχιστόρους της

κανονικής συνάρτησης οδηγούνται στο 1 οι είσοδοι Χi που αντιστοιχούν στους ελαχιστόρους της

συμπληρωματικής συνάρτησης οδηγούνται στο 0 οι n είσοδοι επιλογής Sk (k=0,1, .., n-1) συνδέονται με τα

σήματα που αντιστοιχούν στις n μεταβλητές A0, .., An-1

χρησιμοποιείται μόνο στην υλοποίηση λογικών συναρτήσεων μίας εξόδου με λίγες εισόδους

Πολυπλέκτης 4-σε-1Υλοποίηση Συνδυαστικής Λογικής

Μέθοδος 1. Παράδειγμα: Συνάρτηση με 2 μεταβλητές Α1, Α0

F = Σ(0,3) Χ0 = 1F Σ(0,3)X1 = 0

Χ2 = 0

X3 = 1

Y0 0 10 1 01 0 0

FΑ0Α1

m0

m1

m2

S0 = A0S1 = A1

en

Decoder2-σε-4

Y0 Y1 Y2 Y3

MUX4-σε-1

1 1 1m3

Στην έξοδο Υi του αποκωδικοποιητή αντιστοιχεί ο ελαχιστόρος mi




Μέθοδος 2. Συνάρτηση με n+1 μεταβλητές Αn, An-1, .., A0

χωρίζουμε τον πίνακα αλήθειας σε 2n διαδοχικές ομάδεςχωρίζουμε τον πίνακα αλήθειας σε 2 διαδοχικές ομάδες των 2 σειρών, όπου οι 2 σειρές σε κάθε ομάδα έχει τις ίδιες τιμές για τις μεταβλητές Αm (m=1, 2, .., n) και διαφορετική τιμή για τη μεταβλητή Α0 (Α0=0 και Α0=1)

σε κάθε ομάδα των 2 σειρών η συνάρτηση F μπορεί να έχει ένα από τους ακόλουθους 4 συνδυασμούς τιμών :

F 0 Α 0 F 0 Α 1 ( ί 0)• F=0 για Α0=0 και F=0 για Α0=1 (περίπτωση 0)• F=0 για Α0=0 και F=1 για Α0=1 (περίπτωση A0)• F=1 για Α0=0 και F=0 για Α0=1 (περίπτωση A0’)• F=1 για Α0=0 και F=1 για Α0=1 (περίπτωση 1)


Μέθοδος 2. Παράδειγμα: Συνάρτηση με 3 μεταβλητές Α2, Α1, Α0

0 0 0 00 0 1 10 1 0 10 1 1 01 0 0 1

FΑ1 Α0Α2

F = Σ(1,2,4,5)

περίπτωση A0

περίπτωση A0’

περίπτωση 11 0 1 11 1 0 01 1 1 0

περίπτωση 1

περίπτωση 0

Xωρίζουμε τον πίνακα αλήθειας σε 4 διαδοχικές ομάδες των 2 σειρών

Μέθοδος 2. Συνάρτηση με n+1 μεταβλητές Αn, An-1, .., A0(συνέχεια)


κάθε ομάδα 2 σειρών αντιστοιχεί στο γινόμενο των μεταβλητών An..A1 καθώς και σε μία είσοδο Χi :

• η είσοδος Χi οδηγείται στο 0, εάν η ομάδα 2 σειρών ανήκει στην περίπτωση 0

• η είσοδος Χi συνδέεται με το σήμα Α0, εάν η ομάδα 2 σειρών ανήκει στην περίπτωση Α0

• η είσοδος Χ συνδέεται με το σήμα Α ’• η είσοδος Χi συνδέεται με το σήμα Α0 , εάν η ομάδα 2 σειρών ανήκει στην περίπτωση Α0’

• η είσοδος Χi οδηγείται στο 1, εάν η ομάδα 2 σειρών ανήκει στην περίπτωση 1

οι n είσοδοι επιλογής Sk (k=0,1, .., n-1) συνδέονται με τα σήματα που αντιστοιχούν στις n μεταβλητές Α1, .., An

Χ0=Α0F Σ(1 2 4 5)

Μέθοδος 2. Παράδειγμα: Συνάρτηση με 3 μεταβλητές Α2, Α1, Α0


Χ0 Α0

X1=Α0’

Χ2=1

X3=0

Y=F

F = Σ(1,2,4,5)

0 0 0 00 0 1 10 1 0 1

FΑ1 Α0Α2

X3 0

S0=A1S1=A2

en

Decoder2-σε-4

Y0 Y1 Y2 Y3Y0=A2’A1’Y1=A2’A1Y2=A2A1’ Y3=A2A1

0 1 1 01 0 0 11 0 1 11 1 0 01 1 1 0

MUX4-σε-1



Άσκηση 8.3

A1 A0 Β1 Β0 F1 F2 F3 A1 A0 Β1 Β0 F1 F2 F3

Να υλοποιήσετε τις συναρτήσεις F1, F2, και F3 χρησιμοποιώντας πολυπλέκτες 8-σε-1

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

1

0

0

0

0

0

1

1

1

0

0

0

0

0

1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

0

0

1

0

0

0

0

0

1

0

1

1

0

0

10 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1

0

0

0

0

1

1

0

0

0

0

1 1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0

0

1

0

0

0

0

0

1

1

0

1

Άσκηση 8.3 – Υλοποίηση F1

0 0 0 0

A1 A0 Β1 Β0 F1

1 1 0 0 0

A1 A0 Β1 Β0 F1

0 Β0’ 0 Β0 0 0 Β0’ 0 Β0

X X X X X X X6 X70 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0

0

0

0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

0

1

0

0

Β1

Α0

Α1

MUX8-σε-1

S0

S1

S2

X0 X1 X2 X3 X4 X5 X6 X7

0 1 0 1

0 1 1 0

0 1 1 1

1

0

0

1 1 0 1

1 1 1 0

1 1 1 1

0

0

1

F1

Παράδειγμα


Μέθοδος 3. Συνάρτηση με n+2 μεταβλητές Αn+1, Αn, An-1, .., A0

χωρίζουμε τον πίνακα αλήθειας σε 2n διαδοχικές ομάδεςχωρίζουμε τον πίνακα αλήθειας σε 2 διαδοχικές ομάδες των 4 σειρών, όπου οι 4 σειρές σε κάθε ομάδα έχει τις ίδιες τιμές για τις μεταβλητές Αm (m=2, 3, .., n+1) και διαφορετική τιμή για τις μεταβλητές Α1 και Α0

σε κάθε ομάδα των 4 σειρών η συνάρτηση F μπορεί να είναι οποιαδήποτε από τις 16 συναρτήσεις 2 μεταβλητών Α και Α οι οποίες και υλοποιούνται με επιπλέον λογικήΑ1 και Α0, οι οποίες και υλοποιούνται με επιπλέον λογική στις αντίστοιχες εισόδους του πολυπλέκτη

ΔΕΝ ΥΠΑΡΧΕΙ ΣΤΑ ΒΙΒΛΙΑ

Χ0=Α1Α0FΑ1 Α0Α2

Μέθοδος 3. Παράδειγμα: Συνάρτηση με 4 μεταβλητές Α3, Α2, Α1, Α0


Α3 Χ0 Α1Α0

X1=Α1+Α0

Χ2=Α1

X3=1

Y=F

0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 1 X3 1

S0=A2S1=A3

en

Decoder2-σε-4

Y0 Y1 Y2 Y3Y0=A3’A2’Y1=A3’A2Y2=A3A2’ Y3=A3A2

1 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1

MUX4-σε-1



0 0 0 0 10 0 0 1 10 0 1 0 1

FΑ1 Α0Α2Α3

Άσκηση 8.4 Να υλοποιήσετε τη συνάρτηση F

με πολυπλέκτη χρησιμοποιώντας και τις μεθόδους 2 και 3

0 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 1

και τις μεθόδους 2 και 3 Να συγκρίνετε τις δύο μεθόδους σχεδίασης

Να χρησιμοποιηθούν αποκλειστικά πολυπλέκτες 2 σε 1 (που υλοποιούνται με μία σύνθετη πύλη που αντιστοιχεί σε 2 πύλες NAND/NOR δύο εισόδων)

(#πολυπλεκτών, #πυλών, καθυστέρηση 1 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1

( ρη ηδιάδοσης)

W X Y Z F0 0 0 0 1

0 0 0 1 1

0 0 1 0 1

0 0 1 1 1

0 1 0 0 0

Άσκηση 8.5Στα πλαίσια της σχεδίασης του συνδυαστικού κυκλώματος με τον αναφερόμενο πίνακα αλήθειας, να υλοποιηθεί η συνάρτηση F με χρήση ενός πολυπλέκτη 2-σε-1 και 0 1 0 0 0

0 1 0 1 1

0 1 1 0 0

0 1 1 1 1

1 0 0 0 1

1 0 0 1 0

1 0 1 0 1

προσθέτοντας μόνο τον ελάχιστο αριθμό πυλών NAND δύο εισόδων. Δεν επιτρέπεται η χρήση κανενός άλλου τύπου πυλών.

X0 X1

Ν β ί ώ

Συνδυαστική Λογική

1 0 1 1 0

1 1 0 0 1

1 1 0 1 1

1 1 1 0 1

1 1 1 1 1

ΖMUX2-σε-1

S

Μία σύνθετη άσκηση, που συνδυάζει όλα όσα έχουμε μάθει μέχρι σήμερα

Να βρείτε πρώτα τη συνάρτηση και να ξαναφτιάξετε τον Πίνακα Αλήθειας

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΡΙΘΜΗΤΙΚΑ & ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ


9Ενότητα 9ΑΡΙΘΜΗΤΙΚΑ & ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑΑΡΙΘΜΗΤΙΚΑ & ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ

Γενικές Γραμμές Προσημασμένοι Ακέραιοι ∆υαδικοί Αριθμοί Ημιαθροιστής - Ημιαφαιρέτης Πλήρης Αθροιστής - Πλήρης Αφαιρέτης Αθροιστής ∆ιάδοσης Κρατούμενου Επαναληπτικές ∆ιατάξεις Λογικής Αθροιστής Πρόβλεψης Κρατούμενου Αριθμητική και Λογική Μονάδα Πολλαπλασιαστής Μετρητής Πλήθους «1» στην Είσοδό του Μετρητής Πλήθους «1» στην Είσοδό του

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 2.1, 2.2, 2.3, 2.4, 2.5.1, 2.5.2, 2.5.3, 2.5.4, 2.6.1, 2.6.3, 2.6.4, 2.6.5, 2.8,

5.9.2, 5.10.1, 5.10.2, 5.10.3, 5.11.1Βιβλίο Mano – Παράγραφοι 1.4, 1.5, 1.6, 4.5, 4.7

4 &

© 2013 9, . 2

0000

0001

0

1

8

9

1000

1001

8

9

=10 =2 =16

1

0

=10 =2 =16

2

3

4

0001

0010

0011

0100

1

2

3

4

9

10

11

12

1001

1010

1011

1100

9

C

1

5

6

0101

0110

5

6

13

14

1101

1110

D

E

7 0111 7 15 1111 F8 4 2 1 8 4 2 1

n 2n (integer)

0 0 2n-1 0 1,

1 2n-1

2n-1

[0, 2n-1]

1

00

10

01

00

11

01

10

11

0+0 0 = 010

0+0 1

0+0 1

1+0 1 = 110

1+1 1 = 310

1+1 0

1+1 0

0+1 0 = 210



Προσημασμένοι Ακέραιοι ∆υαδικοί Αριθμοί σε Απεικόνιση Συμπληρώματος ως προς 2

δυαδικός συμπλήρωμα

δεκαδικός με

δεκαδικός χωρίς

δυαδικός συμπλήρωμα

δεκαδικός με

δεκαδικός χωρίς

Απεικόνιση σε 4 ψηφία

ως προς 2

4 0100 43 0011 32 0010 21 0001 10 0000 0

πρόσημο πρόσημο ως προς 2

12 1100 -411 1011 -510 1010 -69 1001 -78 1000 -8

πρόσημο πρόσημο

7 0111 76 0110 65 0101 5

15 1111 -114 1110 -213 1101 -3

-8 4 2 18 4 2 1 -8 4 2 1βάρη 8 4 2 1 βάρηΤο MSB έχει αρνητικό βάρος και δηλώνει το πρόσημο (0=θετικός, 1=αρνητικός)


Γενική περίπτωση απεικόνισης σε n ψηφία Το ψηφίο του πρόσημου έχει αρνητικό βάρος Απεικονίζονται το πολύ 2n ακέραιοι (integer) αριθμοί Απεικονίζονται το πολύ 2 ακέραιοι (integer) αριθμοί Υπάρχει μία μόνο απεικόνιση του 0 Υπάρχουν 2n-1-1 δυνατοί συνδυασμοί 0 και 1, που έχουν

το MSB μηδέν και απεικονίζουν τους θετικούς ακέραιους αριθμούς από το 1 μέχρι το 2n-1-1

Υπάρχουν 2n-1 δυνατοί συνδυασμοί 0 και 1, που έχουν το MSB έ ίζ ύ έMSB ένα και απεικονίζουν τους αρνητικούς ακέραιους αριθμούς από το -1 μέχρι το -2n-1

Υπάρχει ένας παραπάνω αρνητικός αριθμός, ο -2n-1, που δεν έχει θετικό συμπλήρωμα (τον 2n-1)

Υπερχείλιση εμφανίζεται όταν το αποτέλεσμα μίας πράξης είναι εκτός των ορίων [-2n-1, 2n-1-1]

Προσημασμένοι Ακέραιοι ∆υαδικοί Αριθμοί σε Απεικόνιση Συμπληρώματος ως προς 2 Πώς προκύπτει το συμπλήρωμα ως προς 2 ;

παίρνουμε τα συμπληρωματικά ψηφία(απεικόνιση συμπληρώματος ως προς 1)

110 = 0001

(απεικόνιση συμπληρώματος ως προς 1) προσθέτουμε το 1 αγνοούμε το κρατούμενο εξόδου, εάν υπάρχει

συμπληρωματικά ψηφία

010 = 0000 -810 = 1000

1110+ 0001

1111 = -110

+11111

+ 0001 10000 = 010

0111+ 0001

1000 = -810

το κρατούμενο εξόδου αγνοείται Υπερχείλιση: δεν υπάρχει +8


Επέκταση πρόσημου (sign extension) από n ψηφία σε m ψηφία (m>n) :ψηφ ψηφ ( ) εάν ο αριθμός είναι θετικός (το MSB είναι μηδέν),

βάζουμε m-n μηδέν αριστερά του αριθμού• π.χ. 001 σε 0001 (= 1)

εάν ο αριθμός είναι αρνητικός (το MSB είναι ένα), βάζουμε m-n ένα αριστερά του αριθμού

111 1111 ( 1) 100 1100 ( 4)• π.χ. 111 σε 1111 (= -1), 100 σε 1100 (= -4)




Πώς γίνεται η πρόσθεση ; για κάθε βάρος προσθέτουμε τα ψηφία του ιδίου βάρους

μαζί με το κρατούμενο του προηγούμενου βάρουςμαζί με το κρατούμενο του προηγούμενου βάρους, εάν υπάρχει, ξεκινώντας με κρατούμενο μηδέν (0)

αγνοούμε το κρατούμενο εξόδου, εάν υπάρχει

0000 1100

ενδιάμεσα κρατούμενα

00001110

+ 00011111

το κρατούμενο εξόδου αγνοείται

11001110

+ 001010000

(-2)+ (+1)

(-1)

(-2)+ (+2)

0


Πώς γίνεται η αφαίρεση ; παίρνουμε το συμπλήρωμα του αφαιρετέου και το

προσθέτουμε στο μειωτέο ήπροσθέτουμε στο μειωτέο, ή παίρνουμε τα συμπληρωματικά ψηφία του αφαιρετέου για κάθε βάρος προσθέτουμε τα ψηφία του ιδίου βάρους

μαζί με το κρατούμενο του προηγούμενου βάρους, εάν υπάρχει, ξεκινώντας με κρατούμενο ένα (1)

αγνοούμε το κρατούμενο εξόδου, εάν υπάρχει

1110- 1111

(-2)- (-1)

(-1)

1110- 1110

(-2)- (-2)

0

00011110

+ 00001111

11111110

+ 000110000


Υπερχείλιση (overflow) συμβαίνει όταν το αποτέλεσμα της πρόσθεσης είναι ένας

1 1αριθμός μεγαλύτερος από 2n-1-1 ή μικρότερος από -2n-1

συμβαίνει όταν η πρόσθεση γίνεται σε δύο αριθμούς που έχουν το ίδιο πρόσημο (η αφαίρεση ανάγεται σε πρόσθεση)

το πρόσημο του αποτελέσματος είναι διαφορετικό από το πρόσημο των αριθμών που προσθέτουμε

(+3)+ (+6)

(+9)

1101- 0110

(-3)- (+6)

(-9)

11000011

+ 01101001

00111101

+ 100110111= (-7) = (+7)



Άσκηση 9.11. Να δώσετε την απεικόνιση σε 6 δυαδικά ψηφία του συμπληρώματος ως

προς 2 των προσημασμένων δεκαδικών αριθμών +32, +31, +1, 0, -1, -31, -32, όπου είναι δυνατή αυτή η απεικόνιση.

2 Να εκτελέσετε τις πράξεις: 100000 000001 και 111000 + 0110012. Να εκτελέσετε τις πράξεις: 100000 – 000001 και 111000 + 011001.

3. Σε ποιους δεκαδικούς αριθμούς αντιστοιχούν οι δυαδικοί ακέραιοιαριθμοί σε απεικόνιση συμπληρώματος ως προς 2 που μετέχουν στις πιοπάνω πράξεις.

Άσκηση 9.21. Ένας 8-ψήφιος επεξεργαστής ποιους ακέραιους δυαδικούς αριθμούς: (α)

προσημασμένους σε απεικόνιση συμπληρώματος ως προς 2, και (β) μηπροσημασμένους επεξεργάζεται χωρίς να παρουσιαστεί το φαινόμενο τηςυπερχείλισης;ρχ ης;

2. Να κάνετε την αντίστοιχη πρόσθεση και αφαίρεση μεταξύ τωνπροσημασμένων δεκαδικών αριθμών +120 και -8 λαμβάνοντας υπόψη ότιαυτοί αποθηκεύονται σε έναν 8-ψήφιο καταχωρητή σε απεικόνισησυμπληρώματος ως προς 2. Τί παρατηρείτε;



Ημιαθροιστής, Half-Adder (HA)X Y S

0 0 0

0 1 1

XS=ΧΥ

Cout0

0

S = ΧΥ = Χ’Υ+ ΧΥ’

0 1 1

1 0 1

1 1 0

Χ S1 1

Υ

AND-OR

0

0

1

Cout=ΧΥ

Cout = ΧΥΧΥ

S0

CoutS=sum

C=carry10

0 HAX Y

Cout

S

Πλήρης Aθροιστής, Full-Adder (FA)X Y S

0 0

0 1

1 0

CoutCin0

0

0

0 0

0 1

0 1

S

1

ΧΥ

11 0 00Cin 1 0

1 1

0

0

0 0

0 1

1 0

1 1

1

1

1

1

0 1

0 1

01

01

01

11

11

Cout

ΧΥ

11

0

Cin

ΧCin

10

Y 10

0

S = ΧΥCin= Χ’Υ’Cin+ Χ’ΥCin’ + ΧΥ’Cin’ + ΧΥCin

Cout = Χ’ΥCin+ ΧΥ’Cin + ΧΥCin’ + ΧΥCin= ΧΥ + ΧCin + ΥCin

S=sumC=carryFA

X YCout

S

1 1 1 1 1

Cin

YCin

0Το αποτέλεσμα (Cout,S) είναι ο αντίστοιχος μη προσημασμένος ακέραιος διψήφιος αριθμός

Πλήρης Αθροιστής από Ημιαθροιστές

Χ S11

0

0 0

Cin

ΥS

Cout

1

11

1ΗΑ

0

0ΗΑ 11

S = ΧΥCinCout = ΧΥ+(ΧΥ)Cin = ΧΥ+(Χ’Y+XY’)Cin = ΧΥ+Χ’YCin+XY’Cin

= Υ(X+Χ’Cin)+X(Y+Y’Cin) = Υ(X+Cin)+X(Y+Cin) = XY+YCin+XCin

Cout



Ημιαφαιρέτης, Half-Subtracter (HS)X Y D

0 0 0

0 1 1

XD=ΧΥ

Bout0

1

D = ΧΥ = Χ’Υ+ ΧΥ’

0 1 1

1 0 1

1 1 0

Χ D10

Υ

AND-OR

1

0

0

Bout=Χ’Υ

Bout = Χ’ΥΧΥ

D1

Bout HSX Y

Bout D=differenceB=borrow

1

0

1

D1

Πλήρης Aφαιρέτης, Full-Subtracter (FS)X Y D

0 0

0 1

1 0

BoutBin0

0

0

0 0

1 1

1 1

D

0

ΧΥ

11 0 11Bin 1 0

1 1

0

0

0 0

0 1

1 0

1 1

1

1

1

1

1 1

0 1

01

00

00

11

10

Bout

Χ’Υ

01

1

Bin

Χ’Bin

01

Y 11

0

D = ΧΥBin= Χ’Υ’Bin+Χ’ΥBin’+ΧΥ’Bin’+ΧΥBin

Bout = Χ’Υ’Bin+Χ’ΥBin’+Χ’ΥBin+ΧΥBin= Χ’Υ+Χ’Bin+ΥBin

D=differenceB=borrow

1 1 1 1 1

FSX Y

Bout

D

Bin

YBin

1Το αποτέλεσμα (Bout,D) είναι ο αντίστοιχοςπροσημασμένος ακέραιος διψήφιος αριθμός

Πλήρης Αθροιστής/Aφαιρέτης με Επιλογή(πρώτη προσέγγιση)

Πλήρης Αθροιστής Πλήρης Αθροιστής/ΑφαιρέτηςΠλήρης Αφαιρέτης με βάση

τον Πλήρη Αθροιστή

FΑX Y

Cout

S

Cin

S = ΧΥCinCout = ΧΥ+ΧCin+ΥCin

D = ΧΥBinBout = Χ’Υ+Χ’Bin+ΥBin

E X

FΑ

Y

Cout Cin

E

D’ = Χ’ΥBinBout = Χ’Υ+Χ’Bin+ΥBin

X΄ YSS

Αθροιστής (Ε=0) Αφαιρέτης (Ε=1)

FΑX Y

Bout

D’

Βin

Πλήρης Αθροιστής/Aφαιρέτης με Επιλογή(δεύτερη προσέγγιση)

Πλήρης Αθροιστής

S = ΧΥC D = ΧΥB

Πλήρης Αθροιστής/ΑφαιρέτηςΠλήρης Αφαιρέτης με βάση

τον Πλήρη Αθροιστή

FΑX Y

Cout

S

Cin

S = ΧΥCinCout = ΧΥ+ΧCin+ΥCin

D = ΧΥBinBout = Χ’Υ+Χ’Bin+ΥBin

D = ΧΥ’B’inB’out = ΧΥ’+ΧB’in+Υ’B’in

X Y’B’ Β’

EX

FΑ

Y

Cout Cin

SS

Αθροιστής (Ε=0) Αφαιρέτης (Ε=1)

FΑB out

D

Β in

Συμπληρωματική είσοδος και έξοδος κρατούμενου κατά την αφαίρεση

Επομένως, αρχικό κρατούμενο C0 = 1



Aθροιστής ∆ιάδοσης ΚρατούμενουRipple-Carry Adder (RCA)

X0 Y0C C

X1 Y1X2 Y2C C

X3 Y3C

το κρατούμενο εξόδουαγνοείται στηναπεικόνιση

FAC1

S0

C0FAS1

FAC3

S2

C2FAC4

S3

C3C2C1 0X3X2X1X0

0

αντικαθίσταταιμε ΗΑ

4 ψηφία

ησυμπληρώματος

ως προς 2+ Y3Y2Y1Y0

C4 S3 S2 S1 S0

Αφαιρέτης ∆ιάδοσης ΚρατούμενουRipple-Carry Subtracter (RCS)

X0 Y0B B

X1 Y1X2 Y2B B

X3 Y3B FSB1

D0

B0FSD1

FSB3

D2

B2FSB4

D3

B3B2 B1 0X3X2X1X0

0

αντικαθίσταταιμε ΗS

4 ψηφία

το κρατούμενο εξόδουδηλώνει υπερχείλιση

στους μη προσημασμένους- Y3Y2Y1Y0

B4 D3D2D1D0

στους μη προσημασμένουςακέραιους δυαδικούς αριθμούς

Αφαιρέτης ∆ιάδοσης ΚρατούμενουRipple-Carry Subtracter (RCS)

FAX0 Y0’

C1 C0FAX1 Y1’

FAX2 Y2’

C3 C2FAX3 Y3’

C4 1FA1

S0

0FAS1

FA3

S2

2FA4

S3

B3B2 B1 0X3X2X1X0

- Y3Y2Y1Y0

1

4 ψηφία

C3 C2 C1 1X3 X2 X1 X0

+ Y3’ Y2’ Y1’ Y0’

το κρατούμενο εξόδουαγνοείται

X-Y = X+Y’+1Y3Y2Y1Y0

B4 D3D2D1D0

Y3 Y2 Y1 Y0

C4 S3 S2 S1 S0

Χρησιμοποιείται σε πράξεις μεταξύ προσημασμένων ακέραιων δυαδικών αριθμών σε απεικόνιση συμπληρώματος ως προς 2 καθώς, και σε πράξεις μη προσημασμένων ακέραιων δυαδικών αριθμών, όπως προκύπτει από τη δεύτερη προσέγγιση του πλήρη αφαιρέτη που

βασίζεται σε πλήρη αθροιστή

Αθροιστής/Αφαιρέτης ∆ιάδοσης Κρατούμενου με Επιλογή και Υπερχείλιση

Αθροιστής (Ε=0) και Αφαιρέτης (Ε=1)

ΥΧΥΧΥΧ ΥΧΥ1

FΑ

S

C1

EΧ1Υ2

FΑ

S

C2

Χ2Υ3

FΑ

S

C3

Χ3 Υ0

FΑ

S

C0

Χ0

C4Υ3* Υ2* Υ1* Υ0*

S1S2S3 S0 4 ψηφίαOverflow (X3 = Y3* = S3’ C3 C4) να γίνει επαλήθευσηOV

Η υπερχείλιση που λαμβάνεται υπόψη στις πράξεις μεταξύ προσημασμένων ακέραιων δυαδικών αριθμών σε απεικόνιση συμπληρώματος ως προς 2



Eπαναληπτικές ∆ιατάξεις Λογικής(Iterative Logic Arrays)

PIn-1κύριες είσοδοι

PIn-2 PI0

POn-1

κύριες έξοδοι

CO CI

POn-2

CO CI

PO0

CO CI..Cn Cn-1 Cn-2 C0PI PI PI

PO PO PO

C1

Αποτελούνται από n ίδιες βασικές μονάδες, που τοποθετούνται η μία δίπλα στην άλλη. Οι οριζόντιες έξοδοι CO της μίας μονάδας συνδέονται με τις αντίστοιχες οριζόντιες εισόδους CI της επόμενης μονάδας. Στις οριζόντιες εισόδους της πρώτης μονάδας βάζουμε μία αρχική τιμή C0. Οι κάθετοι είσοδοι PI είναι οι κύριες είσοδοι του κυκλώματος, το οποίο μπορεί να έχει και κάθετες εξόδους PO, εκτός από την

οριζόντια έξοδο Cn , (βλέπε αθροιστής ριπής κρατούμενου)

Άσκηση 9.3Να σχεδιάσετε ως επαναληπτική διάταξη λογικής τον συγκριτή ισότηταςμεγέθους 4 ψηφίων που υλοποιεί τη λογική συνάρτηση:

F(A=B) = (A3B3)’(A2B2)’(A1B1)’(A0B0)’



Αριθμητική και Λογική Μονάδα

πύλες XOR Invert_Bπύλες XORInvert_A

A B

λογικήμονάδα

αθροιστήςS0, S1 Cin

CoutOverflow

πολυπλέκτης2 σε 1

δένδρο ORNegative (MSB)Zero (active low)

L/Α’

FΕπεξεργαστής ARM6

Μπορεί να χρησιμοποιηθεί οποιαδήποτε υλοποίηση αθροιστή Το σήμα ελέγχου L/A’ επιλέγει μεταξύ αριθμητικών πράξεων

Αριθμητική και Λογική Μονάδα

(για L/A’=0) και λογικών πράξεων (για L/A’ =1) Τα σήματα ελέγχου S1, S0, Invert_B, Invert_A επιλέγουν μία από 12 λογικές πράξεις

Τα σήματα ελέγχου Invert_B, Invert_A επιλέγουν μία από τις 3 πρακτικές αριθμητικές πράξεις

Τ ύ ξόδ C ί λέ Το κρατούμενο εξόδου Cout χρησιμοποιείται σε εντολές αριθμητικών πράξεων με κρατούμενο

Τα σήματα Cout, Overflow, Negative, Zero χρησιμοποιούνται σε εντολές διακλάδωσης με συνθήκη

Invert_B (iB)Ai BiInvert_A (iA)

Αριθμητική και Λογική ΜονάδαΛογική Μονάδα

Η βαθμίδα i της0 01 1

S1

Η βαθμίδα i τηςΛογικής ΜονάδαςMUX MUX

MUX

S0

0 1

iB iA s1 s00 0 0 00 0 0 1

12 Λογικές Πράξεις (L/A’=1)(AB)’

(A+B)’

Αριθμητική και Λογική ΜονάδαΛογικές Πράξεις

0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1

( )

AA+B’

A + B

(A + B)’A’

A’+BA’B

1 0 0 01 0 0 1

AB’Οι υπόλοιπες λογικές πράξειςF = B, F = B’, F = 0 και F = 1

υλοποιούνται έμμεσαμε κατάλληλες τιμές στις εισόδους Α και Β

1 1 0 01 1 0 11 1 1 01 1 1 1

A’B(A + B)’

1 0 0 11 0 1 01 0 1 1 A

A+BAB

A + BA’

ς ς



iB iA s1 s00 0 x x

3 Αριθμητικές Πράξεις (L/A’=0)

A plus B plus Cin

Αριθμητική και Λογική ΜονάδαΑριθμητικές Πράξεις

0 1 x x1 0 x x

p p in

Οι 3 πρακτικές αριθμητικές πράξεις μεταξύ ακεραίων για απεικόνιση συμπληρώματος ως προς 2

not A plus B plus CinA plus not B plus Cin

Εάν Cin = 1, τότε Β minus AΕάν Cin = 1, τότε A minus B

Πολλαπλασιασμός

y3 y2 y1 y04 4 y3 y2 y1 y0x3 x2 x1 x0

p03 p02 p01 p00

z3 z2 z1 z0z7 z6 z5 z4

4 x 4

p13 p12 p11 p10p23 p22 p21 p20

p33 p32 p31 p30

x0 y0

p00

p20 p11 p02

FA

p21 p12 p03

FA

p10 p01

HA

p00

Πολλαπλασιαστής ∆ιάσωσης Κρατούμενου(Carry-Save Array Multiplier)

FA

FA

p30

FA HA

HAFA

p22 p13

FA

p32 p23

HAFA

p31

FA

p33

FA HA

z0z1z2z3z4z5z6z7



Άσκηση 9.4Να σχεδιάσετε το λογικό κύκλωμα που μετρά το πλήθος των 1 στην είσοδό του και παράγει τον αντίστοιχο δυαδικό αριθμό στην έξοδό του, για την περίπτωση που ο αριθμός των εισόδων είναι 7, χρησιμοποιώντας μόνο

πλήρεις αθροιστές FAsήρ ς ρ ς

x6 x5 x4 x3 x2 x1 x0

y2 y1 y0

?

Παράδειγμα: Εάν Χ=0100101 τότε Υ=011=310

Άσκηση 9.4Χρήσιμες παρατηρήσεις:1. Οι FAs και HAs μετρούν το πλήθος των 1 στην είσοδό τους και

παράγουν τον αντίστοιχο δυαδικό αριθμό στην έξοδό τους.2. Εάν όλες οι είσοδοι των FAs και HAs έχουν το ίδιο βάρος 2w, τότε η

έξοδος S έχει το ίδιο βάρος 2w, ενώ οι έξοδος C έχει βάρος 2w+1.

Βάρος εισόδων 20=1 x6 x5 x4 x3 x2 x1 x0

y2 y1 y0

?

Βάρη εξόδων 22=4, 21=2, 20=1, αντίστοιχα

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ, LATCHES & FLIP-FLOPS, ΜΗΧΑΝΕΣ ΠΕΠΕΡΑΣΜΕΝΩΝ ΚΑΤΑΣΤΑΣΕΩΝ


Ενότητα 10Ενότητα 10ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ

LATCHES & FLIP-FLOPSLATCHES & FLIP-FLOPSΜΗΧΑΝΕΣ ΠΕΠΕΡΑΣΜΕΝΩΝ ΚΑΤΑΣΤΑΣΕΩΝ

Γενικές Γραμμές Ακολουθιακή Λογική Μεταστάθεια S-R Latch (active high & low) S-R Latch with Enable D Latch D Flip-Flop (D F/F) Ασύγχρονοι είσοδοι PRESET & CLEAR ∆ιαδικασία Σχεδίασης άλλων Flip-Flops J-K Flip-Flop T Flip-Flop & T Flip-Flop with Enable T Flip Flop & T Flip Flop with Enable D Flip-Flop with (Write) Enable & Scan Flip-Flop Μηχανές Πεπερασμένων Καταστάσεων

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 7 (εισαγωγικά), 7.1, 7.2, 7.2.1, 7.2.2,7.2.3, 7.2.4, 7.2.5, 7.2.6, 7.2.7, 7.2.10, 7.2.11, 7.3, 7.4, 7.5 (με χρήση D F/Fs)

Βιβλίο Mano: 5.1, 5.2, 5.3, 5.4, 5.5, 5.7, 5.8 (με χρήση D F/Fs)



Ακολουθιακά Κυκλώματα Η έξοδος Ζ δεν εξαρτάται μόνο από την παρούσα τιμή της εισόδου Α,

αλλά και από τις προηγούμενες τιμές της εισόδου Α, που καθορίζουν την παρούσα κατάσταση CS του κυκλώματος

Τα ακολουθιακά κυκλώματα ονομάζονται και μηχανές πεπερασμένων καταστάσεων (finite-state machines - FSMs)καταστάσεων (finite state machines FSMs)

Από την παρούσα τιμή της εισόδου A και την παρούσα κατάσταση CSυπολογίζεται η επόμενη κατάσταση NS

….

A1A2

A

….

Z1Z2

ZΣΥΝ∆ΥΑΣΤΙΚΟ

An ZmΚΥΚΛΩΜΑ

ΣΤΟΙΧΕΙΑΜΝΗΜΗΣCS


currentstate


nextstate

… …

NS

Ασύγχρονα Ακολουθιακά Κυκλώματα Η παρούσα κατάσταση CS του κυκλώματος μπορεί να

αλλάξει κάθε χρονική στιγμή Η αλλαγή της παρούσας κατάστασης CS γίνεται πάντοτε

μετά την αλλαγή της επόμενης κατάστασης NSμετά την αλλαγή της επόμενης κατάστασης NS(παρουσιάζονται προβλήματα αστάθειας)

….

A1A2

An

….

Z1Z2

Zm

ΣΥΝ∆ΥΑΣΤΙΚΟΚΥΚΛΩΜΑ

ΣΤΟΙΧΕΙΑΚΑΘΥΣΤΕΡΗΣΗΣ

… …

ανάδρασηCS


currentstate


nextstateNS

Σύγχρονα Ακολουθιακά Κυκλώματα Η παρούσα κατάσταση CS του κυκλώματος αλλάζει σε

συγκεκριμένες διακριτές χρονικές στιγμές που προσδιορίζονται από το σήμα ρολογιού (clock)

Η αλλαγή της παρούσας κατάστασης CS δεν γίνεται γή ης ρ ς ης γαμέσως μόλις αλλάξει η επόμενη κατάσταση NS

….

A1A2

An

….

Z1Z2

Zm

ΣΥΝ∆ΥΑΣΤΙΚΟΚΥΚΛΩΜΑ

ΣΤΟΙΧΕΙΑΜΝΗΜΗΣ

… …clock

CS


currentstate


nextstateNS

Σύγχρονα Ακολουθιακά Κυκλώματα Αλλάζουν κατάσταση σε συγκεκριμένες διακριτές

χρονικές στιγμές που προσδιορίζονται με την αλλαγή του σήματος ρολογιού από 0 σε 1 (δηλαδή κατά την ανερχόμενη ακμή - rising edge) ή από 1 σε 0 (δηλαδήανερχόμενη ακμή - rising edge) ή από 1 σε 0 (δηλαδή κατά την κατερχόμενη ακμή - falling edge)

Volts

+5

συχνότητα ρολογιού (ΜΗz) = 1 / περίοδος ρολογιού

ανερχόμενη ακμή κατερχόμενη ακμή

+0nsecπερίοδος ρολογιού

σήμα ρολογιού

CLK



Latches & Flip-Flops Βασικές δομικές μονάδες των ακολουθιακών κυκλωμάτων Ακολουθιακά κυκλώματα με ανάδραση Στοιχεία μνήμης με δύο καταστάσεις 0 και 1,

που αποθηκεύουν ένα ψηφίο πληροφορίας Έχουν συνήθως δύο εξόδους :

την κανονική Q, και την συμπληρωματική Q’

Η κανονική έξοδος Q δηλώνει και την επόμενη κατάσταση ∆ιαφορές:

Latches : παρακολουθούν τις εισόδους τους συνεχώς και αλλάζουν ρ ς ς ς χ ς ζκατάσταση κάθε χρονική στιγμή ή εκείνες τις χρονικές στιγμές που το σήμα ενεργοποίησης (enable) έχει την τιμή 1 (ή 0)

Flip-Flops : παρακολουθούν τις εισόδους τους και αλλάζουν κατάσταση σε συγκεκριμένες διακριτές χρονικές στιγμές, που προσδιορίζονται από την ανερχόμενη (ή την κατερχόμενη) ακμή του σήματος του ρολογιού

Set-Reset (S-R) Latch (Active High)

R Q SetS

ResetR

έξοδοιQ(t+1) Q’(t+1)

Χαρακτηριστικός Πίνακας S-R Latch

SQ’

S R Q(t+1) Q (t+1)

0011

0101

Q(t) Q’(t)0 11 00 0απαγορεύεταιNOR

Ερμηνεία του Χαρακτηριστικού Πίνακα

R

S Q

Q

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν S=0 και R=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν S=1 και R=0, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν S=0 και R=1, η κατάσταση γίνεται 0 (Q(t+1)=0)Με Q(t+1) συμβολίζουμε την επόμενη κατάσταση.Με Q(t) συμβολίζουμε την παρούσα κατάσταση.

Set-Reset (S-R) Latch (Active High)

R Q SetS

ResetR



SQ’

S R Q(t+1) Q (t+1)

0011

0101

Q(t) Q’(t)0 11 00 0απαγορεύεταιNOR

Η απαγορευμένη είσοδος S=1 και R=1

R

S Q

Q

Η απαγορευμένη είσοδος S 1 και R 1Όταν S=1 και R=1 και στη συνέχεια γίνονται S=0 και R=0 ταυτόχρονα*, το S-R Latch πηγαίνει σε απροσδιόριστη επόμενη κατάσταση με εμφάνιση ταλαντώσεων ή μεταστάθειας (metastability)

* εξαρτάται από το χρόνο που χρειάζεται το latch για να σταθεροποιηθεί μετά από μία αλλαγή στην κατάστασή του

4 , LATCHES & FLIP-FLOPS,

© 2013 10, . 4

Set-Reset (S-R) Latch R Q

Q’

00

0 0

1

SQ 00

1

S

1R

QtpSQ tpRQ tpSQ tpRQ

Set-Reset (S-R) LatchR Q

Q’

S 0 Q 0

0

0 0

2

SQ

tpSQ = 2 tNOR

01

S

2R



Q’

S 1 1

1

0

3

SQ1

S

3R



Q’

0

0

1

4 R 0 Q 1

S

SQ0

0

4

tpRQ = tNOR

R




Set-Reset (S-R) LatchΛειτουργίαR Q

Q’

1

0

5 Το R αλλάζει 1 και η κατάσταση 0

θ ύ

S

SQ0

5

αποθηκεύεται

R



Q’

Το S αλλάζει 0 και το Q αλλάζει 0

θ δ δ0

0

6

S6

SQ Καθυστέρηση διάδοσης

tpSQ = 2 tNOR

01

R



Q’1

7 Το S αλλάζει 1 και η κατάσταση 1

θ ύ

S7

SQ1


R


Set-Reset (S-R) LatchΧρονικές ΠαράμετροιR Q

Q’

0

0

1

8 Ελάχιστο πλάτος παλμού (min pulse width) twTα S και R πρέπει να παραμείνουν στο 1

λά λά ό t 2 tSQ0

0

S8

για τουλάχιστο τον ελάχιστο χρόνο tw = 2 tNORγια να αποφύγουμε μεταστάθεια (metastability)

tw tw

twtwR




Set-Reset (S-R) Latch (Active Low)

S’ Q Set_LS’

Reset_LR’




R’Q’

S R Q(t+1) Q (t+1)

1100

1010

Q(t) Q’(t)0 11 01 1απαγορεύεταιNAND

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν S’=1 και R’=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν S’=0 και R’=1, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν S’=1 και R’=0, η κατάσταση γίνεται 0 (Q(t+1)=0)Με Q(t+1) συμβολίζουμε την επόμενη κατάσταση.Με Q(t) συμβολίζουμε την παρούσα κατάσταση.

R

S Q

Q

Set-Reset (S-R) Latch (Active Low)

S’ Q Set_LS’

Reset_LR’



Η απαγορευμένη είσοδος S=0 και R=0

R’Q’

S R Q(t+1) Q (t+1)

1100

1010

Q(t) Q’(t)0 11 01 1απαγορεύεταιNAND

Η απαγορευμένη είσοδος S 0 και R 0Όταν S’=1 και R’=1 και στη συνέχεια γίνονται S’=0 και R’=0ταυτόχρονα*, το S-R Latch πηγαίνει σε απροσδιόριστη επόμενη κατάσταση με εμφάνιση ταλαντώσεων ή μεταστάθειας (metastability)

* εξαρτάται από το χρόνο που χρειάζεται το latch για να σταθεροποιηθεί μετά από μία αλλαγή στην κατάστασή του

R

S Q

Q

Μεταστάθεια (Metastability)

Μεταστάθεια εμφανίζεται όταν οι έξοδοι του S-R latch ισορροπήσουν σε μία ενδιάμεση κατάσταση (μεταξύ 0 και 1) που ονομάζεται μετασταθής κατάστασηπου ονομάζεται μετασταθής κατάσταση

ο χρόνος που το S-R latch παραμένει στη μετασταθή κατάσταση, πριν μεταφερθεί σε μία σταθερή κατάσταση 0 ή 1 λόγω θορύβου, είναι απροσδιόριστος

Μηχανικό ανάλογο μεταστάθειας: ισορροπία σφαίρας που πετάμε από ψηλά

θή ά

σταθερές καταστάσεις 0 1

μετασταθής κατάσταση

Η Μεταστάθεια στο Αμφισταθερό Κύκλωμα Το αμφισταθερό (bistable) κύκλωμα έχει 2 σταθερές καταστάσεις,

αλλά και μία μετασταθή κατάσταση Το πιο απλό αμφισταθερό κύκλωμα δημιουργείται με δύο αντιστροφείς

Η έξοδος του ενός είναι η είσοδος του άλλου ∆εν έχει εισόδους και όταν τροφοδοτηθεί το κύκλωμα τυχαία πηγαίνει στη

μία από τις δύο σταθερές καταστάσεις και παραμένει σε αυτή για πάντα. Εάν βρεθεί στη μετασταθή κατάσταση, παραμένει σε αυτή για άγνωστο

χρονικό διάστημα (που ονομάζεται χρόνος καταστάλαξης μεταστάθειας)



Set-Reset (S-R) Latch

setS

resetR

έξοδοςQ(t+1)

Πίνακας Αλήθειας S-R Latch

είσοδοςQ(t)

Q(t)S R

00

0 1

00

10

000011

001100

010101

010011

ΗOLD

RESET

SET

01

11

10

0Χ1

0Χ1

S Q(t+1)11

11

01

XX

PROHI-BITED

Q(t+1) = S+R’Q(t)

Χαρακτηριστική Εξίσωση S-R LatchR’

Q(t)

Επαληθεύεται και στο Σχήμα

Set-Reset (S-R) Latch με Είσοδο Ενεργοποίησης (Εnable)

SQ Set

SReset

Rέξοδοι

Q(t+1) Q’(t+1)

Χαρακτηριστικός Πίνακας S-R Latch with Enable

EnableEE

R Q’

S R Q(t+1) Q (t+1)

01111

x0011

Q(t) Q’(t)Q(t) Q’(t)1 00 11 1απαγορεύεται

NAND

E

x0101

E

R

S Q

QE

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν Ε=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν Ε=1, S=0 και R=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν Ε=1, S=1 και R=0, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν Ε=1, S=0 και R=1, η κατάσταση γίνεται 0 (Q(t+1)=0)


SQ Set

SReset

Rέξοδοι

Q(t+1) Q’(t+1)

Χαρακτηριστικός Πίνακας S-R Latch with Enable

EnableEE

R Q’

S R Q(t+1) Q (t+1)

01111

x0011

Q(t) Q’(t)Q(t) Q’(t)1 00 11 1απαγορεύεται

NAND

E

x0101

E

R

S Q

QE

Η απαγορευμένη είσοδος S=1 και R=1Όταν S=1 και R=1 και στη συνέχεια τo E αλλάζει από ένα σε μηδέν, το S-R Latch με Ε πηγαίνει σε απροσδιόριστη επόμενη κατάσταση με εμφάνιση ταλαντώσεων ή μεταστάθειας (metastability)

setS

resetR

έξοδοςQ(t+1)

Πίνακας Αλήθειας S-R Latch with enable είσοδος

Q(t)E S

0 1 1 0

R Q(t)00 01 11 10

00


enableE

xx0000

xx0011

010101

010100

ΗOLD

RESET

0 1 1 00 1 1 0

00

01001111

1 1 X X0 1 0 0

11

10

1111

0011

0101

11XX

SET

PROHI-BITED

Q(t+1) = E S+R’Q(t) +E’Q(t) (= S+R’Q(t) για Ε=1)Χαρακτηριστική Εξίσωση S-R Latch with Enable

1111



D Latch για Αποθήκευση Πληροφορίας

DQ

DataD


Χαρακτηριστικός Πίνακας D LatchNANDEnable

EE

Q’011

Q(t) Q’(t)0 11 0

D Q

Αποφεύγεται το πρόβλημα των απαγορευμένων εισόδων

x01

E

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌ Ε 0 ά δ λλάζ (Q(t+1) Q(t))D Q

QE

Όταν Ε=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν Ε=1 και D=0, η κατάσταση γίνεται 0 (Q(t+1)=0)Όταν Ε=1 και D=1, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν Ε=1 το D Latch είναι διάφανο (transparent) (Q(t+1)=D)

H αποθήκευση της πληροφορίας γίνεται όταν το Ε αλλάζει από 1 σε 0. Η πληροφορία παραμένει αποθηκευμένη, όσο Ε=0.

D LatchΛειτουργίαD

Q

Q’E

00

0

1Έστω ότι βρίσκεται στην κατάσταση 0Q

1 1

D

1

στην κατάσταση 0

E

QtpEQ tpDQ


Q

Q’E

0

0

2 Το D αλλάζει 0 αλλά η κατάσταση 0

0

Q1 1

D

2

δεν αλλάζει

E

QtpEQ tpDQ


Q

Q’E

01

0

1

3 Το Ε αλλάζει 0 και η κατάσταση

Q0 1

D

3

αλλάζει από 0 λαμβάνοντας την τιμή του D

Καθυστέρηση διάδοσης: tpEQ = 2 tNAND

E

QtpEQ tpDQ



D LatchΧρονικές Παράμετροι

Ελάχιστο πλάτος παλμού (min pulse width) twΤο Ε, μετά την αλλαγή 0 πρέπει να παραμείνει στο 1 για τουλάχιστον

DQ

Q’E

01

0

1

3να παραμείνει στο 1 για τουλάχιστον τον ελάχιστο χρόνο tw = 3 tNAND,

ώστε να αποφύγουμε τη μεταστάθεια

D

3

Q0 1

E

QtpEQ tpDQ

tw


Q

Q’E

1

01

4 Το D αλλάζει 1 και η κατάσταση

Q

D

4

αλλάζει από 1 λαμβάνοντας την τιμή του D

E

QtpEQ tpDQ

Καθυστέρηση διάδοσης: tpDQ = 2 tNAND


Q

Q’E

1 5 Το Ε αλλάζει 1 και η κατάσταση 0

D

Q

5


E

QtpEQ tpDQ

D LatchΧρονικές ΠαράμετροιΧρόνος προετοιμασίας (set-up time) και χρόνος κρατήματος (hold time)

To D πρέπει να παραμείνει σταθερό πριν και μετά την αλλαγή του Ε από 1 σε 0

DQ

Q’E

1 5

D tsu th

και μετά την αλλαγή του Ε από 1 σε 0 για ελάχιστο χρόνο tsu (set-up) και th (hold), αντίστοιχα , για να αποφύγουμε μεταστάθεια

5

Q

E

QtpEQ tpDQ




Q

Q’E

6 Για Ε=0 το D latch παραμένειστην ίδια κατάσταση ανεξάρτητα

D

Q

από τις αλλαγές στο D

6

E

QtpEQ tpDQ

DataD

έξοδοςQ(t+1)

0

Πίνακας Αλήθειας D Latchείσοδος

Q(t)0

E

0 1 1 0

D Q(t)00 01 11 10

0

D Latch

EnableE0 x

x01

01xx

0101

ΗOLD

TRANS-PARENT

0 0 1 11

Q(t+1) = E D +E’Q(t) (= D για Ε=1)

Χαρακτηριστική Εξίσωση D Latch

0011

DQ(t+1)Q(t+1) = E D +E Q(t) (= D για Ε=1) Q(t+1)

E

Q(t)Επαληθεύεται και στο Σχήμα:Q(t+1) = E D + (E D’)’Q(t) =

E D + (E’+D)Q(t) =E D + E’Q(t) + D Q(t) =E D + E’Q(t) (γιατί;)

D Latch: Υλοποίηση με Πολυπλέκτη 2 σε 1D

1 0

DataD


Χαρακτηριστικός Πίνακας D Latch

EnableE

Q

E MUX2 σε 1

1 0011

Q(t) Q’(t)0 11 0

x01

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν Ε=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν Ε=1 και D=0 η κατάσταση γίνεται 0 (Q(t+1)=0)

Q(t+1) = E D +E’Q(t) (= D για Ε=1)

Χαρακτηριστική Εξίσωση D Latch

Q Όταν Ε=1 και D=0, η κατάσταση γίνεται 0 (Q(t+1)=0)Όταν Ε=1 και D=1, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν Ε=1 το D Latch είναι διάφανο (Q(t+1)=D)

H αποθήκευση της πληροφορίας γίνεται όταν το Ε αλλάζει από 1 σε 0. Η πληροφορία παραμένει αποθηκευμένη, όσο Ε=0.



Σύγχρονα Ακολουθιακά Κυκλώματα Αλλάζουν κατάσταση σε συγκεκριμένες διακριτές χρονικές στιγμές

που προσδιορίζονται με την αλλαγή του σήματος ρολογιού CLK: από 0 σε 1 (δηλαδή κατά την ανερχόμενη ακμή - rising edge) ή από 1 σε 0 (δηλαδή κατά την κατερχόμενη ακμή - falling edge)

To σήμα του ρολογιού CLK είναι ιδιαίτερο σήμα (τετραγωνικός παλμός) που To σήμα του ρολογιού CLK είναι ιδιαίτερο σήμα (τετραγωνικός παλμός) που διαδίδεται χωριστά από τα υπόλοιπα σήματα και συνήθως δεν επηρεάζεται από άλλα σήματα με τη χρήση λογικών πυλών

Τα σήματα που εξαρτώνται από το CLK ονομάζονται σύγχρονα σήματα και επιδρούν στη λειτουργία του κυκλώματος μόνο κατά την ακμή του CLK

Volts

+5

συχνότητα ρολογιού (ΜΗz) = 1 / περίοδος ρολογιούανερχόμενη ακμή κατερχόμενη ακμή

+0nsecπερίοδος ρολογιού

σήμα ρολογιού

CLK

Positive Edge-Triggered D Flip-Flop

DataD


Χαρακτηριστικός Πίνακας D Flip-Flop

ρολόϊCLK

To Positive Edge-Τriggered D Flip-Flopείναι σύγχρονο ακολουθιακό κύκλωμα που παρακολουθεί την είσοδο του D και αλλάζει κατάσταση μόνο κατά την ανερχόμενη ακμή του CLK (0 σε 1 ή )

01

0 11 0

Q(t) Q’(t)Q(t) Q’(t)

01ΧΧ

ρχ μ η μή ( ή )

D Q

QCLK


Το CLK μπαίνει πάντα αριστερά των σύγχρονων σημάτων (D)

ρμη ε α ου αρα ηρ σ ού α αΌταν CLK= και D=0, η κατάσταση γίνεται 0 (Q(t+1)=0)Όταν CLK= και D=1, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν CLK=0 ή CLK=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

H αποθήκευση της πληροφορίας γίνεται όταν το CLK αλλάζει από 0 σε 1. Η πληροφορία παραμένει αποθηκευμένη, όσο CLK=0 ή CLK=1.

Positive Edge-Triggered D Flip-Flop

Υλοποίηση Master-Slave με τη χρήση δύο D Latches ∆ύο ασύγχρονα D Latches σε κατάλληλη συνδεσμολογία δημιουργούν ένα σύγχρονο D Flip-FlopΗ έξ δ Q “ έ ” δέ ί δ D “ λάβ ”

αφέντηςmaster

σκλάβοςslave

Η έξοδος Q του “αφέντη” συνδέεται με την είσοδο D του “σκλάβου” Όταν το ένα είναι διάφανο και αλλάζει κατάσταση σύμφωνα με την είσοδό του, το άλλο παραμένει σταθερό στην κατάσταση που έχει ήδη αποθηκεύσει, γιατί έχουν πάντα συμπληρωματική τιμή στις εισόδους Enable

DQ

Q’

D Q

master

CLKE

D Q

QE

slaveD Q

QCLK



D Flip-FlopΛειτουργία

Έστω ότι αρχικά D=1 και ο “σκλάβος”έχει αποθηκεύσει την κατάσταση 0.

Για CLK=0 ο “αφέντης” μεταφέρει την τιμή 1του D στο QM (QM=1) και ο “σκλάβος” παραμένει

DQ

Q’

D Q

CLK

E

D Q

QEQΜ

1

Διάφανο Σταθερό

CLK

D

Q (Q ) β ς ρ μσταθερά στο 0 ανεξάρτητα από την τιμή του QM

CLK

1

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος


D

Q

Q’

D Q

CLK

E

D Q

QEQΜ2

Όταν το CLK αλλάζει από 0 σε 1, ο “αφέντης” αποθηκεύει την κατάσταση 1,

ανεξάρτητα από την τιμή του Dκαι ο “σκλάβος” μεταφέρει την τιμή 1

Σταθερό Διάφανο

CLK

D

CLK β ς μ φ ρ η μήτου QM στο Q (το Q αλλάζει 0 )

2

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος


D

Q

Q’

D Q

CLK

E

D Q

QEQΜ3


Για CLK=1 όταν το D αλλάζει από 1 σε 0, ο “αφέντης“ παραμένει σταθερά στο 1 και

ο “σκλάβος“ μεταφέρει την τιμή 1 του QM στο Q

CLK

D

CLK

3

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος

D Flip-FlopΛειτουργίαD

Q

Q’

D Q

CLK

E

D Q

QEQΜ4

ΣταθερόΔιάφανο

Όταν το CLK αλλάζει από 1 σε 0, ο “αφέντης” μεταφέρει τη νέα τιμή 0 του D

στο QM (το QΜ αλλάζει 1 ),ενώ ο “σκλάβος” αποθηκεύει την κατάσταση 1,

CLK

D

CLK

4

ενώ ο σκλάβος αποθηκεύει την κατάσταση 1, ανεξάρτητα από την τιμή του QM

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος



D Flip-FlopΛειτουργίαD

Q

Q’

D Q

CLK

E

D Q

QEQΜ5

ΣταθερόΔιάφανο

Για CLK=0 ο “αφέντης” μεταφέρει την τιμή 0του D στο QM (QM=0) και ο “σκλάβος” παραμένει σταθερά στο 1 ανεξάρτητα από την τιμή του QM

CLK

D

CLK

5

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος


D

Q

Q’

D Q

CLK

E

D Q

QEQΜ6


Όταν το CLK αλλάζει από 0 σε 1, ο “αφέντης” αποθηκεύει την κατάσταση 0,

ανεξάρτητα από την τιμή του Dκαι ο “σκλάβος” μεταφέρει την τιμή 0

CLK

D

6

CLK β ς μ φ ρ η μήτου QM στο Q (το Q αλλάζει 1 )

QM tpCQ

tpCQQ tpCQ

αφέντης

σκλάβος

D Flip-FlopΧρονικές Παράμετροι

To D πρέπει να παραμείνει σταθερό πριν και μετά την αλλαγή του CLK από 0 σε 1 για ελάχιστο χρόνο tsu (set-up) και th (hold), αντίστοιχα, για να αποφύγουμε μεταστάθεια.

Επίσης, το CLK πρέπει να έχει μία ελάχιστη διάρκεια tw στο 0 και στο 1, από την οποία προκύπτει η μέγιστη συχνότητα λειτουργίας του D Flip-Flop

twtw

tsu th tsu th

CLK

D

tw

tsu thQMtpCQ

tpCQ*Q

tpCQ*

αφέντης

σκλάβος

D Flip-Flop έναντι D Latch

D

CLK

QL tpDQ

D Flip-Flop

D LatchΌταν CLK=1 τότε QL(t+1)=D

tpCQQFF tpCQ

p p

Έστω ότι αρχικά τα QL και QFF είναι στην κατάσταση 0 και το σήμα D = 1

Όταν CLK= τότε QFF(t+1)=D



Positive Edge-Triggered D Flip-FlopΥλοποίηση με πύλες NAND

D QQM Q

CLK

Q’

Q(t+1) = D Χαρακτηριστική Εξίσωση D Flip-Flop

Positive Edge-Triggered D Flip-FlopΑσύγχρονες Είσοδοι PRESET & CLEAR

Τα σήματα που δεν εξαρτώνται από το CLK ονομάζονται ασύγχρονα σήματαTo D Flip-Flop πηγαίνει κατευθείαν στην κατάσταση 0 με το σήμα CLR_L (Clear)

και κατευθείαν στην κατάσταση 1 με το σήμα PR_L (Preset) ανεξάρτητα από το ρολόι

D QQMPR_L

CLK

Q’

CLR_L

x x

To D Flip-Flop πηγαίνει κατευθείαν στην κατάσταση 0 με το σήμα CLR_L = 0 και το σήμα PR_L = 1 ανεξάρτητα από το ρολόι

1


D QQM

Q’

PR_L 1

1 1

1

x

0

0 1

x

0

CLK

Q’

CLR_L0

1 1x x

CLEAR1

To D Flip-Flop πηγαίνει κατευθείαν στην κατάσταση 1 με το σήμα CLR_L = 1 και το σήμα PR_L = 0 ανεξάρτητα από το ρολόι


D QQMPR_L x

0 0

0

1

1 x1

CLK

Q’

CLR_L1

0 01 1

PRESET0



To D Flip-Flop πηγαίνει κατευθείαν στην απαγορευμένη κατάσταση με το σήμα CLR_L = 0 και το σήμα PR_L = 0 ανεξάρτητα από το ρολόι

Το κύκλωμα “παθαίνει διχασμό προσωπικότητας”. Το πάνω μισό είναι στην κατάσταση 1 και το κάτω μισό στην κατάσταση 0


D QQMPR_L

1

0

1

1 x1

Το πάνω μισό είναι στην κατάσταση 1 και το κάτω μισό στην κατάσταση 0

CLK

Q’

CLR_L0

1 11 x

PROHIBITED1

To D Flip-Flop λειτουργεί κανονικά χωρίς να επηρεάζεται η λειτουργία του από τα ασύγχρονα σήματα, όταν δεν είναι ενεργά (CLR_L = 1 και PR_L = 1)


D QQMPR_L1

CLK

Q’

CLR_L1 NORMAL

Positive Edge-Triggered D Flip-Flopwith Asynchronous Preset and Clear

DataD


Χαρακτηριστικός Πίνακας D Flip-Flop with PR_L & CLR_L

ρολόϊCLKQPR

ClearCLR L

PresetPR L D Q(t+1) Q’(t+1)

01x

0 11 0

Q(t) Q’(t)Q(t) Q’(t)0 1

CLK

01ΧΧx

D Q

QCLK

PR

CLR

CLR_L

11111

PR_L

11110clear

xx

1 01 1

xx

00

10απαγορεύεται

Όταν είναι PR_L = CLR_L=0 και ύστερα γίνονται 1, το D Flip-Flop πηγαίνει σε απροσδιόριστη επόμενη κατάσταση με εμφάνιση ταλαντώσεων ή μεταστάθειας

preset

Τα ασύγχρονα σήματα μπαίνουν αριστερά από το CLK, ενώ τα σύγχρονα σήματα δεξιά



Negative Edge-Triggered D Flip-Flop

DataD


Χαρακτηριστικός Πίνακας D Flip-Flop

ρολόϊCLK

To Negative Edge-Τriggered D Flip-Flopείναι σύγχρονο ακολουθιακό κύκλωμα που παρακολουθεί την είσοδο του D και αλλάζει κατάσταση μόνο κατά την ανερχόμενη ακμή του CLK (1 σε 0 ή )

0 11 0


01ΧΧ

ρχ μ η μή ( ή )

D Q

QCLK


Το CLK μπαίνει πάντα αριστερά των σύγχρονων σημάτων (D)

01

ρμη ε α ου αρα ηρ σ ού α αΌταν CLK=και D=0, η κατάσταση γίνεται 0 (Q(t+1)=0)Όταν CLK= και D=1, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν CLK=0 ή CLK=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

H αποθήκευση της πληροφορίας γίνεται όταν το CLK αλλάζει από 1 σε 0. Η πληροφορία παραμένει αποθηκευμένη, όσο CLK=0 ή CLK=1.

Negative Edge-Triggered D Flip-Flop

Υλοποίηση Master-Slave με τη χρήση δύο D Latches ∆ύο ασύγχρονα D Latches σε κατάλληλη συνδεσμολογία δημιουργούν ένα σύγχρονο D Flip-FlopΗ έξ δ Q “ έ ” δέ ί δ D “ λάβ ”

αφέντηςmaster

σκλάβοςslave

Η έξοδος Q του “αφέντη” συνδέεται με την είσοδο D του “σκλάβου” Όταν το ένα είναι διάφανο και αλλάζει κατάσταση σύμφωνα με την είσοδό του, το άλλο παραμένει σταθερό στην κατάσταση που έχει ήδη αποθηκεύσει, γιατί έχουν πάντα συμπληρωματική τιμή στις εισόδους Enable

DQ

Q’

D Q

master

CLK_LE

D Q

QE

slaveD Q

QCLK



∆ιαδικασία Σχεδίασης Άλλων Flip-Flop Χρησιμοποιείται σαν βάση το D Flip-Flopμε χαρακτηριστική εξίσωση Q(t+1) = D

Προσδιορίζεται ο χαρακτηριστικός πίνακας του νέου Flip-Flopτου νέου Flip Flop

Προσδιορίζεται ο πίνακας αλήθειας του νέου Flip-Flop από τον Χαρακτηριστικό Πίνακα εξετάζοντας τι συμβαίνει κατά την ακμή του ρολογιού

Προσδιορίζεται η χαρακτηριστική εξίσωσητου νέου Flip-Flop σαν λογική συνάρτηση των εισόδων Inputs και της παρούσας κατάστασης Q(t)p ης ρ ς ης ( )

Προσδιορίζεται το λογικό κύκλωμα που προκύπτει από την χαρακτηριστική εξίσωση

Η έξοδος F αυτού του λογικού κυκλώματος συνδέεται με την είσοδο D του D Flip-Flop

Δεν υπάρχει στα βιβλία

∆ιαδικασία Σχεδίασης Άλλων Flip-FlopΟυσιαστικά είναι η διαδικασία σχεδίασης της πιο απλής μηχανής πεπερασμένων καταστάσεων Βασίζεται σε μόνο ένα D Flip-Flop Έχει μόνο 2 καταστάσεις Η κατάσταση είναι και η έξοδος Q του D Flip-Flop

Συνδυαστική Λογική που Inputs

Q(t)

F=Dυλοποιεί τη χαρακτηριστική εξίσωση F = F(Inputs, Q(t))

InputsD Q

CLK

CLK

Q(t+1)=D

F D

Q(t+1) = F(Inputs, Q(t))Χαρακτηριστική Εξίσωση Νέου Flip-Flop

D Flip-Flop with Synchronous Reset

DataD


Χαρακτηριστικός Πίνακας D Flip-Flop with Reset

ρολόϊCLK

ResetR

έξοδοςQ(t+1)

0 0 0

Πίνακας Αλήθειας

είσοδοςQ(t)

0

DataD

ResetR

Χαρακτηριστική Εξίσωση

01

0 11 00 1


01XΧΧ

001ΧΧ

00001111

00110011

01010101

00110000

LOAD

RESET

Active HighQ(t+1) = R’D

ρ ηρ ή ξ η

Q

Q’

D Q

QCLKCLK

R

D

Q

QCLK

D

R

Active HighReset

D Flip-Flop with Synchronous Set

DataD


Χαρακτηριστικός Πίνακας D Flip-Flop with Set

ρολόϊCLK

SetS

έξοδοςQ(t+1)

0 0 0

Πίνακας Αλήθειας

είσοδοςQ(t)

0

DataD

SetS

Χαρακτηριστική Εξίσωση

01

0 11 01 0


01XΧΧ

001ΧΧ

00001111

00110011

01010101

00111111

LOAD

SET

Active HighQ(t+1) = S+D

ρ ηρ ή ξ η

Q

Q’

D Q

QCLKCLK

S

D

Q

QCLK

D

S

Active HighSet



Positive Edge-Triggered J-K Flip-Flop

Jέξοδοι

Q(t+1) Q’(t+1)

Χαρακτηριστικός Πίνακας J-K Flip-Flop

ρολόϊCLKJ Q

KK

01

Q(t) Q’(t)0 11 0

Q’(t) Q(t)Q(t) Q’(t)Q(t) Q’(t)

0011ΧΧ

QCLK

K0101ΧΧ

HOLDRESET

SETTOGGLE

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν CLK= και J=0, K=0, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))Όταν CLK= και J=0, K=1, η κατάσταση γίνεται 0 (Q(t+1)=0)Όταν CLK= και J=1, K=0, η κατάσταση γίνεται 1 (Q(t+1)=1)Όταν CLK= και J=1, K=1, η κατάσταση αντιστρέφεται (Q(t+1)=Q(t)’)Όταν CLK=0 ή CLK=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

J KέξοδοςQ(t+1)

Πίνακας Αλήθειας J-K Flip-Flop

είσοδοςQ(t) Q(t)

0 0 1 1

JK00 01 11 10

0


000011

001100

010101

010011

ΗOLD

RESET

SET

0 0 1 11 0 0 1

0

1

11

11

01

10

TOGGLE

Χαρακτηριστική Εξίσωση J-K Flip-Flop

Q(t+1) = J Q’(t)+K’Q(t)


J QK Q(t+1) = J Q’(t)+K’Q(t)

Χαρακτηριστική Εξίσωση J-K Flip-Flop

J Q

QCLK

J Q0

Υλοποίηση με πολυπλέκτηΥλοποίηση με πύλες

SJ Q

Q’

CLK

D Q

QCLKK

J Q

Q’

CLK

D Q

QCLKKMUX0

1



Positive Edge-Triggered T (Toggle) Flip-FlopQ

Q’


Χαρακτηριστικός Πίνακας T Flip-Flop

ρολόιCLK=TT

D Q

QCLKQ

01


Τ

TOGGLE

P

2xP

Q

QT

J Q

QCLK

K1

T

CLK

To Positive Edge -Triggered T Flip-Flop αλλάζει κατάσταση σε κάθε ανερχόμενη ακμή του CLK και χρησιμοποιείται σαν διαιρέτης συχνότητας δια δύο.

Άσκηση: Να σχεδιάσετε ένα διαιρέτη συχνότητας δια τέσσερα.

Q(t+1) = Q’(t)Χαρ/κή Εξίσωση T Flip-Flop Q

2xP

Positive Edge-Triggered T Flip-Flop with EQ

Q’


Χαρακτηριστικός Πίνακας T Flip-Flop with E

ρολόϊCLK=TT

D Q

QCLK

enableE

Ε

QQ’(t) Q(t)Q(t) Q’(t)Q(t) Q’(t)Q(t) Q’(t)

01

QE

0xx

J Q

QCLK

K

ΕTOGGLE

HOLD

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν CLK= και Ε=1, η κατάσταση αντιστρέφεται (Q(t+1)=Q(t)’)Όταν CLK= και Ε=0 η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

To Positive Edge -Triggered T Flip-Flop with Εnable αλλάζει κατάσταση μόνο σε εκείνες τις ανερχόμενες ακμές του CLK (0 σε 1) που Ε=1

QT

Q(t+1) = E Q’(t)+E’Q(t)Χαρ/κή Εξίσωση T Flip-Flop with E

Όταν CLK και Ε 0, η κατάσταση δεν αλλάζει (Q(t+1) Q(t))Όταν CLK=0 ή CLK=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

Χαρακτηριστικές Εξισώσεις

Q(t+1) = S+R’Q(t)Q(t+1) = E D+E’Q(t) = D

S-R LatchD Latch Q( ) Q( )

Q(t+1) = DQ(t+1) = J Q’(t)+K’Q(t)Q(t+1) = Q’(t)Q(t+1) = E Q’(t)+E’Q(t)

D Flip-FlopJ-K Flip-FlopT Flip-FlopT F/F with E

Οι χαρακτηριστικές εξισώσεις περιγράφουν την επόμενη κατάσταση Q(t+1) σαν λογική συνάρτηση της παρούσας κατάστασης Q(t) και των εισόδων

Χρήση των Latches & Flip-Flops

Περιορισμένη. Μόνο σαν δομικό στοιχείο άλλων Flip-Flops

S-R Latch

D L t h Π ή θή δ δ έ (SRAM )D Latch

D Flip-Flop

J-K Flip-Flop

Προσωρινή αποθήκευση δεδομένων (SRAMs)

Σχεδίαση ακολουθιακών κυκλωμάτων(για υλοποιήσεις με VLSI κυκλώματα)Σχεδίαση ακολουθιακών κυκλωμάτων(για υλοποιήσεις με SSI και MSI κυκλώματα)

T Flip-Flop

T F/F with E

(γ ή ς μ μ )

Σχεδίαση μετρητών και διαίρεση συχνότητας



Άσκηση 10.1

Να αποδειχθούν οι χαρακτηριστικές εξισώσεις των T Flip-Flop και T Flip-Flop with enable Ξεκινώντας από το χαρακτηριστικό πίνακα να προσδιορίσετε αρχικά τον πίνακα αλήθειας

έξοδοιQ( 1) Q’( 1)


ρολόιC



ρολόϊCLK=T

enableE

Q(t+1) Q’(t+1)

01


CLK=TQ( ) Q ( )

Q’(t) Q(t)Q(t) Q’(t)Q(t) Q’(t)Q(t) Q’(t)

01

0xx

Άσκηση 10.2

Να σχεδιάσετε το D Flip-Flop with (Write) Enable, αφού βρείτε αρχικά τη χαρακτηριστική εξίσωσή του ∆ίδεται ο χαρακτηριστικός του πίνακας

dataD


Χαρακτηριστικός Πίνακας D Flip-Flop with WE

ρολόϊCLK

write enWE

QD01ΧΧX

0 11 0

Q(t) Q’(t)Q(t) Q’(t)Q(t) Q’(t)

01

110XX

QCLK

WE

HOLD

LOAD



Το Scan Flip-Flop είναι μια τροποποιημένη μορφή του D Flip-Flop with Εnable που χρησιμοποιείται κατά τον έλεγχο της ορθής λειτουργίας ενός VLSI κυκλώματος (VLSI testing)

Αύξηση της ∆οκιμαστικότητας με την Τεχνική Scan

της ορθής λειτουργίας ενός VLSI κυκλώματος (VLSI testing) Η τεχνική scan αυξάνει τη δοκιμαστικότητα (testability)ενός VLSI κυκλώματος με την εισαγωγή μίας απευθείας τιμής στο Scan Flip-Flop μέσω της εισόδου scan SΙ (scan input), όταν η είσοδος ενεργοποίησης scan SΕ (scan enable) είναι 1

Στην πράξη χρησιμοποιείται μία αλυσίδα από Scan Flip-Flops, η ρ ξη χρη μ μ p p ,που ονομάζεται αλυσίδα scan Τα VLSI κυκλώματα, λόγω της πολυπλοκότητάς τους έχουν πολλές αλυσίδες scan

Η διαδικασία εφαρμογής των αλυσίδων scan είναι απολύτως αυτοματοποιημένη

Αύξηση της ∆οκιμαστικότητας με την Τεχνική Scan

Παράδειγμα εφαρμογής της τεχνικής scan σε ένα σύγχρονο ακολουθιακό κύκλωμα, που αυξάνει τη δοκιμαστικότητά του παρέχοντας δυνατότητα εφαρμογής εισόδων δοκιμής μέσω του Scan In και διάδοσης των αποκρίσεων στην έξοδο μέσω του Scan Out

Οι είσοδοι δοκιμής και οι αποκρίσεις του κυκλώματος διαδίδονται σειριακά

Άσκηση 10.3 Να σχεδιάσετε το Scan Flip-Flop, αφού βρείτε αρχικά τη χαρακτηριστική εξίσωσή του

∆ίδεται ο χαρακτηριστικός του πίνακας του Scan Flip-Flop

dataD

01


0 11 0

Χαρακτηριστικός Πίνακας Scan Flip-Flop

ρολόϊCLK

Scan EnSE

00

Q

SED

Scan InSI

XX

NORMALLOAD 1

xxΧX

1 00 11 0


01

011XX

QCLK

X01XX

SCAN LOAD

SI

Άσκηση 10.4 Συνδυάζοντας το D Flip-Flop with (write) enable μαζί με το Scan Flip-Flop,

να σχεδιάσετε το Scan Flip-Flop with (write) enable Η σχεδίαση να γίνει με τη χρήση πολυπλεκτών 2-σε-1 ∆ίδεται ο χαρακτηριστικός του πίνακας

Χαρακτηριστικός Πίνακας Scan Flip-Flop with WE

ρολόϊCLK

QD


0 11 0

dataD

01

test enTE

00

test inTI

XX

NORMALLOAD

write enWE

11 WE

01

QCLK

TEQ(t) Q’(t)Q(t) Q’(t)0 11 0


01XXΧX

0011XX

XX01XX

SCAN LOAD

TI

00XXXX

NORMALHOLD



Μηχανές Πεπερασμένων Καταστάσεων (Finite State Machine - FSM)

ή Ακολουθιακό Κύκλωμα με Ρολόι Η παρούσα κατάσταση CS του κυκλώματος αλλάζει κατά την ανερχόμενη

(κατερχόμενη) ακμή του σήματος του ρολογιού (CLK) Ο καταχωρητής καταστάσεων (State Register) αποτελείται από k D Flip-Flops,

που όλα λαμβάνουν το ίδιο σήμα ρολογιού (CLK) Ανάλογα με την κωδικοποίηση αποθηκεύονται από k (one-hot) μέχρι 2k (binary/gray)

καταστάσεις

…A1

cs0An

… Z1

ZmΣΥΝ∆ΥΑΣΤΙΚΟΚΥΚΛΩΜΑ

είσοδοι έξοδοιns0ΚΥΚΛΩΜΑ

ΚΑΤΑΧΩΡΗΤΗΣΚΑΤΑΣΤΑΣΕΩΝ

… …

CS


currentstate


nextstateNS

csk-1 nsk-1

CLK

Μηχανή Πεπερασμένων Καταστάσεων Τύπου Moore

επόμενη κατάσταση = F(παρούσα κατάσταση, είσοδος)

έξοδος = G(παρούσα κατάσταση)

είσοδος

έξοδοςΛογικήΕξόδου

GCLK

InR, : input pipeline registerγια συγχρονισμό εισόδων

και καταστάσεων (προαιρετικό)

ΛογικήΕπόμενηςΚατάστασης

Fεπόμενη κατάσταση

Q(t+1)

είσοδος

παρούσα κατάσταση Q(t)SR

reset

CLK

ΙnR

επόμενη κατάσταση = F(παρούσα κατάσταση, είσοδος)

έξοδος = G(παρούσα κατάσταση, είσοδος)

Μηχανή Πεπερασμένων Καταστάσεων Τύπου Mealy

είσοδος

έξοδοςΛογικήΕξόδου

GCLK

InR, : input pipeline registerγια συγχρονισμό εισόδων

και καταστάσεων (προαιρετικό)

ΛογικήΕπόμενηςΚατάστασης

Fεπόμενη Κατάσταση

Q(t+1)

είσοδος

παρούσα κατάσταση Q(t)SR

ΙnR

reset

CLK

Σύγκριση Μηχανών Πεπερασμένων Καταστάσεων Τύπου Moore και Mealy

Η μηχανή πεπερασμένων καταστάσεων τύπου Mealy είναι πιο γενική από τη μηχανή τύπου Moore

Οι μηχανές πεπερασμένων καταστάσεων τύπου Mealy έχουν λιγότερες Οι μηχανές πεπερασμένων καταστάσεων τύπου Mealy έχουν λιγότερες καταστάσεις και συνήθως πλεονεκτούν σε ταχύτητα και μέγεθος της λογικής επόμενης κατάστασης

Οι μηχανές πεπερασμένων καταστάσεων τύπου Moore συνήθως πλεονεκτούν σε ταχύτητα και μέγεθος της λογικής εξόδου

Μία μηχανή πεπερασμένων καταστάσεων μπορεί να έχει εξόδους και των δύο τύπωνΗ όδ ό ή ξ ά ό Η απόδοση και το κόστος της μηχανής εξαρτάται από: Το πλήθος των καταστάσεων (περισσότερες στη μηχανή τύπου Moore) Την πολυπλοκότητα των διακλαδώσεων ανά κατάσταση

(μεγαλύτερη στη μηχανή τύπου Mealy) Την κωδικοποίηση των καταστάσεων

• Το μέγεθος του καταχωρητή καταστάσεων• Το πλήθος των ψηφίων που αλλάζουν τιμή από κατάσταση σε κατάσταση



∆ιάγραμμα Καταστάσεων (Ι) Το διάγραμμα καταστάσεων απαρτίζεται από:

Κύκλους που προσδιορίζουν την παρούσα κατάσταση Α Βέλη που προσδιορίζουν τη μετάβαση από την παρούσα κατάσταση Α στην επόμενη κατάσταση ΒΟ βά ί ί ί θή ή

ΑΑ

ΕΝ=0

1.

2.

Οι μεταβάσεις μπορεί να γίνονται χωρίς συνθήκη ή με συνθήκη στην είσοδο

Όταν υπάρχει μετάβαση με συνθήκη στην είσοδο, οι τιμές των εισόδων που ικανοποιούν τη συνθήκη γράφονται δίπλα στο βέλος

Παραδείγματα:1. Όταν η επόμενη κατάσταση είναι ίδια με την παρούσα

ά ί θή όδ

ΑΑ

ΑΑ

ΒΒ

3.

κατάσταση χωρίς συνθήκη εισόδου2. Όταν η επόμενη κατάσταση είναι ίδια με την παρούσα

κατάσταση με συνθήκη εισόδου (π.χ. ΕΝ=0)3. Όταν η επόμενη κατάσταση είναι διαφορετική από την

παρούσα κατάσταση χωρίς συνθήκη εισόδου4. Όταν η επόμενη κατάσταση είναι διαφορετική από την

παρούσα κατάσταση με συνθήκη εισόδου (π.χ. ΕΝ=1)

ΑΑ

ΒΒ

ΕΝ=1

4.

∆ιάγραμμα Καταστάσεων (ΙΙ) Το διάγραμμα καταστάσεων απαρτίζεται από:

Πλαίσια εντός των οποίων γράφονται οι τιμές των σημάτων στην έξοδο, που εξαρτώνται αποκλειστικά από την παρούσα κατάσταση (έξοδοι τύπου Moore). Τα πλαίσια αυτά συνδέονται με τον κύκλοτης αντίστοιχης παρούσας κατάστασηςτης αντίστοιχης παρούσας κατάστασης.

Πλαίσια εντός των οποίων γράφονται οι τιμές των σημάτων στην έξοδο, που εξαρτώνται από την παρούσα κατάσταση και την αντίστοιχη συνθήκη εισόδου (έξοδοι τύπου Mealy). Τα πλαίσια αυτά συνδέονται με το αντίστοιχο βέλος, δίπλα στις τιμές των εισόδων που ικανοποιούν τη συνθήκη

Παραδείγματα:1 Η έξοδος Χ λαμβάνει την τιμή 1 1. 2.1. Η έξοδος Χ λαμβάνει την τιμή 1

στην παρούσα κατάσταση Α(έξοδος τύπου Moore)

2. Η έξοδος Υ λαμβάνει την τιμή 1 στην παρούσα κατάσταση Α, όταν η είσοδος ΕΝ είναι 1 (ΕΝ=1)(έξοδος τύπου Mealy)

ΑΑ

ΒΒ

ΕΝ=1Χ=1Χ=1ΑΑ

ΒΒ

ΕΝ=1

Υ=1Υ=1

∆ιαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων

Προσδιορίζουμε τις εισόδους, τις εξόδους, και τις διακριτές καταστάσεις ∆ύο παρούσες καταστάσεις χαρακτηρίζονται σαν διακριτές μεταξύ τους, εάν :

1 Τουλάχιστον ένα από τα σήματα στην έξοδο που εξαρτάται αποκλειστικά από την1. Τουλάχιστον ένα από τα σήματα στην έξοδο, που εξαρτάται αποκλειστικά από την παρούσα κατάσταση, έχει διαφορετική τιμή (παράδειγμα 1), ή/και

2. Έχουν διαφορετική επόμενη κατάσταση που είναι ανεξάρτητη από τις εισόδους (παράδειγμα 2)

Οι μη διακριτές καταστάσεις ενοποιούνται σε μία κατάσταση, ώστε να προκύψει ελαχιστοποίηση των καταστάσεων

1. 2.ΑΑ

ΒΒ

Χ=1Χ=1ΑΑ

ΧΧΧ=0Χ=0

Χ=1Χ=1CC

YY

Χ=1Χ=1

Προσδιορίζουμε τις μεταβάσεις ανάμεσα στις διακριτές καταστάσεις με τις αντίστοιχες συνθήκες εισόδου


Προσδιορίζουμε τις τιμές των σημάτων στην έξοδο που εξαρτώνται αποκλειστικά από την παρούσα κατάσταση (έξοδοι τύπου Moore)

Προσδιορίζουμε τις τιμές των σημάτων στην έξοδο που εξαρτώνται από την παρούσα κατάσταση και την αντίστοιχη συνθήκη εισόδου(έξοδοι τύπου Mealy)

Σ δ άζ δ ά άΣχεδιάζουμε το διάγραμμα καταστάσεων



RCO = 1 σημαίνει ότι

Αρχικοποίηση στο Α με reset = 1

2-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε Είσοδο Enable EN και Έξοδο RCO

Διάγραμμα Καταστάσεων

EN 0 EN 0

Για ΕΝ = 0 απενεργοποιείται ενώ για ΕΝ = 1 πηγαίνει

RCO = 1 σημαίνει ότι ο μετρητής έχει φθάσει

στην κατάσταση όλα-1 και ενεργοποιεί μία επόμενηβαθμίδα, για ΕΝ=1

AA

RCO = 0RCO = 0

EN = 0

BB

RCO = 0RCO = 0

EN = 0

RCO = 1RCO = 1 RCO = 0RCO = 0

EN = 1

EN = 1 EN = 1

reset = 1

To CLK επιδρά ταυτόχρονασε όλα τα D Flip-Flop

γ ηγστην επόμενη κατάσταση

RCO = Ripple Carry Output

EN = 0 EN = 0

DD CCEN = 1

Κλασική σχεδίαση που βασίζεται στη Λογική Σχεδίαση Πίνακας Προσδιορισμού Λογικών Συναρτήσεων των Σημάτων στην Έξοδο

τα δύο πρώτα χρησιμοποιούνται για επαλήθευση


• Σήματα στην έξοδο, παρούσες καταστάσεις, συνθήκες στην είσοδο (μόνο για τύπου Mealy)

Πίνακας Προσδιορισμού Λογικών Συναρτήσεων της Επόμενης Κατάστασης

• Επόμενες καταστάσεις, παρούσες καταστάσεις, συνθήκες στην είσοδο Επιλογή Κωδικοποίησης Καταστάσεων Πίνακας Εξόδου Τύπου Moore

για επαλήθευση του διαγράμματος καταστάσεων στα σύνθετα προβλήματα

Πίνακας Εξόδου Τύπου Moore• παρούσες καταστάσεις, σήματα στην έξοδο (πίνακας αλήθειας)

Πίνακας Εξόδου Τύπου Mealy• παρούσες καταστάσεις, συνθήκες στην είσοδο (οριζόντια), σήματα στην έξοδο• παρούσες καταστάσεις, είσοδοι (κατακόρυφα), σήματα στην έξοδο

(πίνακας αλήθειας) Απλοποίηση και Εξαγωγή Εξισώσεων Εξόδου

Επιλογή Κωδικοποίησης Καταστάσεων Στην πράξη συνήθως χρησιμοποιούνται:

One-Hot (ένα-ενεργό)• Για υλοποιήσεις σε FPGA και πλήθος καταστάσεων από 10 μέχρι 30• Οδηγεί σε πιο απλές εξισώσεις μετάβασης και εξόδου

Binary (δυαδική) Binary (δυαδική)• Στους δυαδικούς μετρητές, όπου οι έξοδοι ταυτίζονται με τις καταστάσεις

Gray ή Τροποποιημένος Gray• Η πιο διαδεδομένη γιατί συνδυάζει το μικρότερο δυνατό μέγεθος του καταχωρητή καταστάσεων με αρχική τιμή στο όλα-0 και το ελάχιστο πλήθος των ψηφίων που αλλάζουν τιμή από κατάσταση σε κατάσταση (μόνο ένα ψηφίο στις περισσότερες περιπτώσεις)

Κατάσταση One-Hot Binary Τροπ GrayΚατάσταση One-Hot Binary Τροπ. GrayA 000001 000 000B 000010 001 001C 000100 010 011D 001000 011 010E 010000 100 110

F 100000 101 100 αντί 111

Κωδικοποίηση ΚαταστάσεωνΑ = 00, Β = 01, C = 10, D = 11Πί Εξόδ (M )



EN = 0 EN = 0

RCO

00 001 010 0

Πίνακας Εξόδου (Moore)παρούσα κατάσταση

Q1,Q0

AA

RCO = 0RCO = 0

BB

RCO = 0RCO = 0


EN = 1

EN = 1 EN = 1

reset = 1

Η παρούσα κατάσταση είναι και έξοδος

10 011 1

RCO = Q1RCO = Q1 Q0Q0

Εξίσωση Εξόδου (Moore)

RCO = Ripple Carry Output

EN = 0 EN = 0

DD CCEN = 1



Κλασική σχεδίαση που βασίζεται στη Λογική Σχεδίαση Πίνακας Καταστάσεων

• παρούσες καταστάσεις, συνθήκες στην είσοδο (οριζόντια),


επόμενες καταστάσεις• παρούσες καταστάσεις, είσοδοι (κατακόρυφα), επόμενες καταστάσεις (πίνακας αλήθειας)

Απλοποίηση και Εξαγωγή Εξισώσεων Μετάβασης (για τη λογική επόμενης κατάστασης)

• η επόμενη κατάσταση σαν συνάρτηση της παρούσας κατάστασης και της εισόδου, όταν χρησιμοποιούνται D Flip-Flops

Πίνακας ∆ιεγέρσεων, όταν δεν χρησιμοποιείται το D Flip-Flop• παρούσες καταστάσεις, συνθήκες στην είσοδο

(συνήθως οριζόντια), απαιτούμενες διεγέρσεις Απλοποίηση και Εξαγωγή Εξισώσεων ∆ιέγερσης

(για τη λογική επόμενης κατάστασης) • η διέγερση των Flip-Flop (εκτός του D Flip-Flop) σαν συνάρτηση της παρούσας κατάστασης και της εισόδου

Χρησιμοποιούνται στην υλοποίηση των μετρητών με T F/F with E

επόμενη κα ά α η

Πίνακας Καταστάσεωνπαρούσα κα ά α η


EN = 0 EN = 0


00 00 0101 01 1010 10 1111 11 00

κατάστασηQ1*,Q0*

κατάστασηQ1,Q0

ΕΝ = 0 ΕΝ = 1AA

RCO = 0RCO = 0

BB

RCO = 0RCO = 0


EN = 1

EN = 1 EN = 1

reset = 1

11 11 00

με συνθήκη στην είσοδο οριζόντια

Q* Q(t+1)RCO = Ripple Carry Output

EN = 0 EN = 0

DD CCEN = 1

επόμενη κατάσταση

Πίνακας Καταστάσεωνπαρούσα κατάστασηΕΝ 0 1 1 0

00 01 11 10Q1 Q0

ΕΝ

0 0 1 100 01 11 10

Q1 Q0

ΕΝ


0 00 000 01 010 10 100 11 111 00 01



ΕΝ

Εξισώσεις Μετάβασης

QQ1* = ΕΝ'1* = ΕΝ'Q1 + Q1Q1 + Q1 Q0' + ENQ0' + EN Q1'Q0Q1'Q0

0 1 1 01 0 0 1

0

1

Q0*

0 0 1 10 1 0 1

0

1

Q1*

1 00 011 01 101 10 111 11 00

QQ0* = ΕΝ'0* = ΕΝ'Q0 + ENQ0 + EN Q0'Q0'

QQ1* = ΕΝ1* = ΕΝ Q1 + Q1Q1 + Q1 Q0 + ENQ0 + EN Q1 Q0Q1 Q0

με είσοδο κατακόρυφα(πίνακας αλήθειας)

Q0QD

EN

Q0'Q0

D0


reset

CLR

Q1

Q

Q

Q

D

Q0'

Q1'

Q1

Q0Q1'

Q1

D1 CLR

QQ0* = 0* = D0 = D0 = ΕΝ'ΕΝ'Q0 + ENQ0 + EN Q0'Q0'

QQ1* = 1* = D1 = D1 = ΕΝ'ΕΝ'Q1 + Q1Q1 + Q1 Q0' + ENQ0' + EN Q1'Q0Q1'Q0 RCO = Q1RCO = Q1 Q0Q0

CLK

Q0'

Q1

Q0

Q1 RC0

Για υλοποίηση με D Flip-Flop ισχύει:



Απλοποίηση των εξισώσεων μετάβασης με τη χρήση του των τελεστών XOR/XNOR.


QQ0* = ΕΝ'0* = ΕΝ'Q0 + ENQ0 + EN Q0' = EN Q0' = EN Q0Q0

QQ1* 1* = ΕΝ'= ΕΝ'Q1 + Q1Q1 + Q1 Q0' + ENQ0' + EN Q1'Q0Q1'Q0= (EN= (EN'' + Q0')+ Q0') Q1 + EN Q1'Q0Q1 + EN Q1'Q0

(EN(EN Q0)'Q1 + (ENQ0)'Q1 + (EN Q0)Q0) Q1'Q1'

Υλοποίηση με D Flip-Flop και πύλες XOR.

= (EN= (EN Q0)'Q1 + (ENQ0)'Q1 + (EN Q0)Q0) Q1'Q1'= (EN Q0) = (EN Q0) Q1Q1


Q0QDEN

D0


Ε0EE0 = 0 = ENEN

11 Q0Q0

QQ0* = 0* = EN EN Q0Q0

QQ1* = 1* = (EN Q0) (EN Q0) Q1Q1


Q1

Q

Q

Q

D

EN

D1Ε1

T F/F w E

T F/F w EE1E1 = = EN Q0EN Q0

QQ QQ

CLKQ0

Q1 RC0Η υλοποίηση των σύγχρονων μετρητών με Τ Flip-Flops with E είναι πιο συμφέρουσα,γιατί οι προκύπτουσες εξισώσεις διέγερσης (π.χ. Ε0, Ε1) είναι πολύ πιο απλοποιημένεςαπό τις αντίστοιχες εξισώσεις μετάβασης Το Reset παραλείπεται



Σύνοψη ∆ιαδικασίας Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων με D F/Fs

Δημιουργία Διαγράμματος Καταστάσεων

Ε λ ή Κ δ ί Κ άΕπιλογή Κωδικοποίησης Καταστάσεων

Δημιουργία Πίνακα Εξόδου

Απλοποίηση και Εξαγωγή Εξισώσεων Εξόδου

Δημιουργία Πίνακα Καταστάσεων

Απλοποίηση και Εξαγωγή Εξισώσεων Μετάβασης

Σχεδίαση Κυκλώματος

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Ο ανιχνευτής ακολουθίας ψηφίων εντοπίζει μία ακολουθία τριών

συγκεκριμένων διαδοχικών ψηφίων (έστω 111), που μεταδίδονται στη σειριακή είσοδό του Χ, και παράγει στη σειριακή έξοδο του Υ την τιμή 1 κάθε φορά που λαμβάνονται διαδοχικά τα τρία αυτά ψηφία

Η ή άδ ί ή ί ό ή ώ Η σειριακή μετάδοση γίνεται με τη χρήση μίας μόνο γραμμής σειριακών δεδομένων (serial data line), όπου τα ψηφιά μίας λέξης δεδομένων μεταδίδονται στη σειρά το ένα μετά το άλλο

Ένα σήμα ρολογιού (CLK) καθορίζει τον ρυθμό μεταφοράς ψηφίων έτσι,ώστε να μεταδίδεται ένα ψηφίο ανά κύκλο ρολογιού

Για να σχεδιάσουμε τον ανιχνευτή ως μηχανή πεπερασμένων καταστάσεων λαμβάνουμε υπόψη τις ακόλουθες 4 καταστάσεις: S0 αρχική κατάσταση, δεν έχει ανιχνευτεί κανένα ψηφίο της ακολουθίας, Υ=0 S0 αρχική κατάσταση, δεν έχει ανιχνευτεί κανένα ψηφίο της ακολουθίας, Υ 0 S1 έχει ανιχνευτεί το πρώτο στοιχείο της ακολουθίας, Υ=0 S2 έχει ανιχνευτεί το δεύτερο στοιχείο της ακολουθίας, Υ=0 S3 έχει ανιχνευτεί και το τρίτο στοιχείο της ακολουθίας, Υ=1

01101111011101 00000011000100ΑΑΨ

Σχεδίαση Ανιχνευτή Ακολουθίας ΨηφίωνΔιάγραμμα Καταστάσεων

Χ=0

Χ=0

S0S0 Χ=1reset = 1

Υ=0Υ=0

SS22 SS33

Υ=0Υ=0 Υ=0Υ=0 Υ=1Υ=1

Χ=1 Χ=1

Χ=0

S1S1

Χ=0

Χ 0Χ=1

S0=00 αρχική κατάσταση, δεν έχει ανιχνευτεί κανένα ψηφίο της ακολουθίας, Υ=0S1=01 έχει ανιχνευτεί το πρώτο στοιχείο της ακολουθίας, Υ=0S2=10 έχει ανιχνευτεί το δεύτερο στοιχείο της ακολουθίας, Υ=0S3=11 έχει ανιχνευτεί και το τρίτο στοιχείο της ακολουθίας, Υ=1

Επιλογή Κωδικοποίησης Καταστάσεων


Υ

Πίνακας Εξόδου (Moore)

παρούσα κατάσταση

Q1 Q0Χ=0

Χ=0

00 001 010 011 1

Q1,Q0


S0S0 Χ=1reset = 1

Υ=0Υ=0

SS22 SS33Υ=0Υ=0 Υ=0Υ=0 Υ=1Υ=1

Χ=1 Χ=1

Χ=0

S1S1

Χ=0 Χ=1

Υ = Q1 Q0




επόμενη κατάστασηQ1*,Q0*

Πίνακας Καταστάσεωνπαρούσα κατάσταση

Q1,Q0Χ

Χ=0 Χ=0Χ=0

Χ=0

Χ=1



0 00 000 01 000 10 000 11 001 00 011 01 10

Q ,QQ ,Q

S0S0 Χ=1reset = 1

Υ=0Υ=0

SS22 SS33Υ=0Υ=0 Υ=0Υ=0 Υ=1Υ=1

Χ=1 Χ=1S1S1

Χ 0

00 00 0101 00 1010 00 1111 00 11



Χ = 0 Χ = 1

1 01 101 10 111 11 11

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων

επόμενη κατάστασηQ1* Q0*


Q1 Q0Χ 0 0 0 0

1 0 1 1

00 01 11 10

0

1

Q1 Q0

Χ

0 0 0 00 1 1 1

00 01 11 10

0

1

Q1 Q0

Χ

0 00 000 01 000 10 000 11 001 00 011 01 10

Q1 ,Q0Q1,Q0

Εξισώσεις Μετάβασης

QQ1* = Χ 1* = Χ Q1 + Q1 + Χ Χ Q0Q0

1 0 1 11

Q0*0 1 1 11

Q1*

1 01 101 10 111 11 11

QQ0* = Χ 0* = Χ QQ11 + + ΧΧQ0'Q0'

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων

QQ0* = Χ 0* = Χ QQ11 + + ΧΧQ0'Q0'

Εξισώσεις Μετάβασης QQ1* = Χ 1* = Χ Q1 + Q1 + Χ Χ Q0Q0 Υ = Q1 Q0


Λογική Εξόδου

CLK

Q0

Q1

Q

QD

QD

Y

Q1*Q0’

D1

D0 Λογική Επόμενης Κατάστασης

reset

CLR

CLR

Το σήμα resetαρχικοποιεί τονκαταχωρητήκαταστάσεων

0 ή QD

X

Q0*CLRστο 0 με χρήσητης ασύγχρονηςεισόδου CLR

Άσκηση 10.5Να σχεδιάσετε τον ανιχνευτή ακολουθίας ψηφίων που εντοπίζει την ακολουθία των τριών συγκεκριμένων διαδοχικών ψηφίων 101, που μεταδίδονται στη σειριακή είσοδό του Χ, και παράγει στη σειριακή έξοδο του Υτην τιμή 1 κάθε φορά που λαμβάνονται διαδοχικά τα τρία αυτά ψηφία

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΚΑΤΑΧΩΡΗΤΕΣ, ΜΕΤΡΗΤΕΣ, ΣΥΓΧΡΟΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ


Ε ό 11Ενότητα 11ΚΑΤΑΧΩΡΗΤΕΣΜΕΤΡΗΤΕΣ

ΣΥΓΧΡΟΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ

Γενικές Γραμμές Παράλληλα και Σειριακά ∆εδομένα Παράλληλοι Καταχωρητές Σήματα Επίτρεψης ∆ιαβάσματος & Γραψίματος Σήματα Επίτρεψης ∆ιαβάσματος & Γραψίματος Καταχωρητές Ολίσθησης Σειριακή - Παράλληλη Μετάδοση ∆εδομένων Μετρητές Κυμάτωσης Σύγχρονοι Μετρητές Άλλοι Μετρητές Μεθοδολογία Χρονισμού Ψηφιακών Συστημάτων Μεθοδολογία Χρονισμού Ψηφιακών Συστημάτων Ασύγχρονοι Είσοδοι σε Σύγχρονα Ψηφιακά Συστήματα

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 2.16.1, 8.1.4, 8.2.5, 8.5.1, 8.5.2, 8.5.3, 8.5.5, 8.5.6, 8.5.7, 8.4, 8.4.1, 8.4.2, 8.8.1(μ), 8.8.3(μ), 8.9.3(μ),

Βιβλίο Mano – Παράγραφοι 6.1, 6.2, 6.3, 6.4, 6.5 (μ= μέρος)



Παράλληλα και Σειριακά ∆εδομένα Τα περισσότερα ψηφιακά συστήματα μεταδίδουν και αποθηκεύουν δεδομένα σε παράλληλη μορφή Η παράλληλη μετάδοση γίνεται με τη χρήση μίας αρτηρίας (bus), όπου κάθε ψηφίο μίας λέξης δεδομένων έχει τη δικιά του γραμμήόπου κάθε ψηφίο μίας λέξης δεδομένων έχει τη δικιά του γραμμή μετάδοσης

Κατά την παράλληλη αποθήκευση όλα τα ψηφία μίας λέξης δεδομένων αποθηκεύονται παράλληλα

Για την παράλληλη αποθήκευση δεδομένων χρησιμοποιούνται παράλληλοι καταχωρητές

Bus[3,0]

Bus[3]4 Bus[2]

Bus[1]Bus[0]

Παράλληλα και Σειριακά ∆εδομένα Περιορισμοί στο κόστος υλοποίησης επιβάλλουν τη μετάδοση

και αποθήκευση δεδομένων σε σειριακή μορφή, θυσιάζοντας την απόδοση του ψηφιακού συστήματος Η σειριακή μετάδοση γίνεται με τη χρήση μίας μόνο γραμμής σειριακών ρ ή μ η γ μ η χρή η μ ς μ γρ μμής ρ

δεδομένων (serial data line), όπου τα ψηφιά μίας λέξης δεδομένων μεταδίδονται στη σειρά το ένα μετά το άλλο

• Εάν μεταδίδεται πρώτα το περισσότερο σημαντικό ψηφίο, έχουμε μετάδοση big endian

• Εάν μεταδίδεται πρώτα το λιγότερο σημαντικό ψηφίο, έχουμε μετάδοση little endian

Ένα σήμα ρολογιού (CLK) καθορίζει τον ρυθμό μεταφοράς ψηφίων έτσι,ώστε να μεταδίδεται ένα ψηφίο ανά κύκλο ρολογιούμ ψηφ ρ γ

• Ο ρυθμός μεταφοράς ψηφιών (σε bits per second – bps) ισούται με τη συχνότητα του ρολογιού (σε MHz)

Κατά τη σειριακή αποθήκευση τα ψηφία μίας λέξης δεδομένων αποθηκεύονται στη σειρά το ένα μετά το άλλο

Για τη σειριακή αποθήκευση δεδομένων, αλλά και για τη μετατροπή της παράλληλης μετάδοσης σε σειριακή μετάδοση και το αντίστροφο, χρησιμοποιούνται καταχωρητές ολίσθησης

Παράλληλοι Καταχωρητές (Registers) Οι παράλληλοι καταχωρητές απαρτίζονται από D flip-flops που

λαμβάνουν κοινό σήμα ρολογιού (CLK) κατάλληλης συχνότητας Αποθηκεύουν δυαδικά δεδομένα οργανωμένα σε bytes ή λέξεις

κατά την ανερχόμενη (κατερχόμενη) ακμή του CLK Τα δεδομένα πρέπει να έχουν ήδη σταθεροποιηθεί πριν την ανερχόμενη Τα δεδομένα πρέπει να έχουν ήδη σταθεροποιηθεί πριν την ανερχόμενη

(κατερχόμενη) ακμή του CLK και να ικανοποιούνται οι χρόνοι προετοιμασίας (set-up) και κρατήματος (hold)

Οι παράλληλοι καταχωρητές μπορεί να έχουν και ασύγχρονες εισόδους(preset και clear) για αρχικοποίηση συνήθως στο όλα-0 με το σήμα Reset

DnD1Vcc

ResetCLK

D QCLK

PR

CLR

Qn

D QCLK

PR

CLR

Q1

...

Active low

Παράλληλοι Καταχωρητές (Registers) Οι παράλληλοι καταχωρητές μπορεί να

έχουν επιπλέον και σήματα επίτρεψης σήμα επίτρεψης γραψίματος (write enable)

που εμποδίζει ή επιτρέπει την αλλαγή τωνwrite_en 1 0

D

που εμποδίζει ή επιτρέπει την αλλαγή των περιεχομένων του καταχωρητή

σήμα επίτρεψης διαβάσματος (read/outputenable) που επιτρέπει το διάβασμα των περιεχομένων του καταχωρητή ή οδηγεί την έξοδο σε υψηλή αντίσταση με τη χρήση απομονωτών τριών καταστάσεων

clock DCLK

Q

n

read_en tri-statebuffer

κυψελίδακαταχωρητή

Q

Inputs D[n-1,0]

Outputs Q[n-1,0]

RegisterWE

OE

n

n

Write enable

Read enable



Καταχωρητές Ολίσθησης (Shift Registers)

Οι καταχωρητές ολίσθησης απαρτίζονται από D flip-flops που λαμβάνουν κοινό σήμα ρολογιού (CLK)

Η αποθηκευμένη λέξη δεδομένων ολισθαίνει μία θέση δεξιά ή Η αποθηκευμένη λέξη δεδομένων ολισθαίνει μία θέση δεξιά ή αριστερά κατά την ανερχόμενη (κατερχόμενη) ακμή του CLK

Υπάρχουν 4 κατηγορίες καταχωρητών ολίσθησης : σειριακής εισόδου - σειριακής εξόδου

(serial-in, serial-out - SISO) σειριακής εισόδου - παράλληλης εξόδου

(serial-in parallel-out - SIPO)(serial in, parallel out SIPO) παράλληλης εισόδου - σειριακής εξόδου

(parallel-in, serial-out - PISO) παράλληλης εισόδου - παράλληλης εξόδου

(parallel-in, parallel-out - PIPO)

Καταχωρητές Ολίσθησης (Shift Registers)Σειριακής Εισόδου - Σειριακής Εξόδου (SISO) Σε κάθε ακμή του σήματος ρολογιού CLK η λέξη δεδομένων που είναι

αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά έτσι, ώστε το λιγότερο σημαντικό ψηφίο (LSB) του καταχωρητή να χάνεται, ώ ό ό ί (MSB) ήενώ το περισσότερο σημαντικό ψηφίο (MSB) του καταχωρητή να

αποθηκεύει την τιμή της σειριακής εισόδου (SERIN)

CLK

SERIND Q

CLK

D Q

CLK

D Q

CLK

D Q

CLK

SEROUT1 0 0 1

0

1

0

MSB LSB

CLK

CLK

SERIND Q

CLK

D Q

CLK

D Q

CLK

D Q

CLK

SEROUT0 1 0 0

0

0

πριν την ακμή του CLK

μετά την ακμή του CLK

Καταχωρητές Ολίσθησης (Shift Registers)Σειριακής Εισόδου - Σειριακής Εξόδου (SISO)

SERIN SEROUT

11010 0 0 0

0Αρχικοποίηση

όλα-0

SERIN SEROUT

1101 0 0 0

00Μετά την 1η ακμή

(1ος κύκλος)

SERIN SEROUT

110 1 0 0

000SERIN SEROUT

1 0 1 0

Μετά τη 2η ακμή(2ος κύκλος)

Μετά την 3η ακμή(3 ύ λ )1 0000

SERIN SEROUT1 1 0 1

10000

(3ος κύκλος)

Μετά την 4η ακμή(4ος κύκλος)

Η λέξη δεδομένων στις σειριακή είσοδο SERIN μεταδίδεται σειριακά, ένα ψηφίο ανά κύκλο ρολογιού. Μετά από 4 κύκλους ρολογιού η λέξη δεδομένων έχει αποθηκευθεί στον καταχωρητή SISO.



Καταχωρητές Ολίσθησης (Shift Registers)Σειριακής Εισόδου - Παράλληλης Εξόδου (SIPO) Σε κάθε ακμή του σήματος ρολογιού CLK η λέξη δεδομένων που είναι

αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά. Υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και

χρησιμοποιείται για μετατροπή από σειριακή σε παράλληλη μετάδοσητης λέξης δεδομένων

SERIND Q D Q D Q D Q

Q1 Q2 Q3 Q4

CLKCLK CLK CLK CLK

Μετά από 4 κύκλους του ρολογιού η λέξη δεδομένων έχει αποθηκευθείστον καταχωρητή SIPO. Στον πρώτο κύκλο αποθηκεύεται το περισσότερο σημαντικό ψηφίο (ΜSB) - Big Endian (Apple)

Καταχωρητές Ολίσθησης (Shift Registers)Σειριακής Εισόδου - Παράλληλης Εξόδου (SIPO) Σε κάθε ακμή του σήματος ρολογιού CLK η λέξη δεδομένων που είναι

αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά. Υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και

SERIND Q D Q D Q D Q

Q4 Q3 Q2 Q1


CLKCLK CLK CLK CLK

Μετά από 4 κύκλους του ρολογιού η λέξη δεδομένων έχει αποθηκευθείστον καταχωρητή SIPO. Στον πρώτο κύκλο αποθηκεύεται το

λιγότερο σημαντικό ψηφίο (LSB) - Little Endian (Intel)

Καταχωρητές Ολίσθησης (Shift Registers)Παράλληλης Εισόδου - Σειριακής Εξόδου (PISO) Ο καταχωρητής PISO έχει δύο τρόπους λειτουργίας,

που ελέγχονται από το σήμα ελέγχου LOAD_SHIFT τον τρόπο φόρτωσης (LOAD) για (LOAD_SHIFT = 1), καιρ φ ρ ης ( ) γ ( _ ) τον τρόπο ολίσθησης (SHIFT) για (LOAD_SHIFT = 0)

Σε κάθε ακμή του σήματος ρολογιού CLK φορτώνεται παράλληλα νέα λέξη δεδομένων στον καταχωρητή (τρόπος φόρτωσης).

Σε κάθε ακμή του σήματος ρολογιού CLK η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά (τρόπος ολίσθησης).

Υπάρχουν είσοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από παράλληλη σε σειριακή μετάδοσητης λέξης δεδομένων

Ο καταχωρητής PISO διαθέτει επίσης σειριακή είσοδο και σειριακή έξοδο για σειριακή μετάδοση της λέξης δεδομένων

Καταχωρητές Ολίσθησης (Shift Registers)Παράλληλης Εισόδου - Σειριακής Εξόδου (PISO)

CLK

SERINQ

QA

LOAD_SHIFT

1 D Q

CLKMUXA

D Q

CLKMUXB

QB

QC

1

0

1

0

D Q

CLKMUXC

D Q

CLKMUXD

QC

SEROUT

1

0

1

0



Καταχωρητές Ολίσθησης (Shift Registers)Παράλληλης Εισόδου - Παράλληλης Εξόδου (PIPO) Ο καταχωρητής PIPO έχει δύο τρόπους λειτουργίας,

που ελέγχονται από το σήμα ελέγχου LOAD_SHIFT τον τρόπο φόρτωσης (LOAD) για (LOAD_SHIFT = 1), και

ό λί θ (SHIFT) (LOAD SHIFT 0) τον τρόπο ολίσθησης (SHIFT) για (LOAD_SHIFT = 0) Σε κάθε ακμή του σήματος ρολογιού CLK φορτώνεται παράλληλα

νέα λέξη δεδομένων στον καταχωρητή (τρόπος φόρτωσης). Σε κάθε ακμή του σήματος ρολογιού CLK η λέξη δεδομένων που είναι

αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά (τρόπος ολίσθησης).

Υπάρχουν είσοδοι για κάθε ψηφίο της λέξης δεδομένων και ί ή ό άλλ λ ή άδχρησιμοποιείται για μετατροπή από παράλληλη σε σειριακή μετάδοση

της λέξης δεδομένων Επίσης, υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και


Ο καταχωρητής PIPO διαθέτει επίσης σειριακή είσοδο και σειριακή έξοδο για σειριακή μετάδοση της λέξης δεδομένων

Καταχωρητές Ολίσθησης (Shift Registers)Παράλληλης Εισόδου - Παράλληλης Εξόδου (PIPO)

CLK

SERINQ

QA

LOAD_SHIFT

1 D Q

CLKA

D Q

CLKB

QB

QC

MUX

MUX

1

0

1

0

SEROUT-QD

D Q

CLKC

D Q

CLKD

QCMUX

MUX

1

0

1

0

Σειριακή - Παράλληλη Μετάδοση ∆εδομένων

/

ΠαράλληλαΔεδομένα

PISOREG

SIPOREG

/

ΠαράλληλαΔεδομένα

ΣειριακάΔεδομένα



Μετρητές (Counters) Μετρητής ονομάζεται κάθε ακολουθιακό κύκλωμα με τα

ακόλουθα χαρακτηριστικά : το διάγραμμα καταστάσεών του είναι ένας κύκλος με m διατεταγμένες

καταστάσεις S S Sκαταστάσεις S0, S1, .., Sm-1

αλλάζει κατάσταση από Si σε S(i+1)modm σε κάθε θετική (αρνητική) ακμή του ρολογιού και ονομάζεται μετρητής υπολοίπου διαίρεσης ως προς m (modulo-m counter, ή divide-by-m counter)

δεν έχει συνήθως άλλες εισόδους εκτός από το σήμα ρολογιού CLK, χωρίς να αποκλείεται η ύπαρξη εισόδου ενεργοποίησης (enable)

οι καταστάσεις χρησιμοποιούνται συνήθως και σαν έξοδοι, ς χρη μ ή ς ξ ,χωρίς να αποκλείεται και η ύπαρξη ξεχωριστών εξόδων, όταν χρησιμοποιούνται σαν κυκλώματα ελέγχου

Οι μετρητές χρησιμοποιούνται σαν μετρητές γεγονότων, σαν μετρητές χρονικών περιόδων και σαν κυκλώματα ελέγχου(π.χ., διαιρέτες συχνότητας, γεννήτριες παραγωγής ακολουθιών χρονισμού)

Μετρητές (Counters)

επόμενη ά

Πίνακας Καταστάσεων

παρούσα ά


S1κατάσταση

S0 S1S1 S2

………………Sm-1 S0

κατάσταση

S0 S2

Sm-1. .

modulo-mmodulo mdivide-by-m

Οι μετρητές αλλάζουν κατάσταση τη μία μετά την άλλη στη σειρά σε κάθε θετική (ή αρνητική) ακμή του CLK (από 0 σε 1 ή από 1 σε 0).

Συνήθως, δεν υπάρχουν άλλοι είσοδοι εκτός του σήματος CLK.

Μετρητές (Counters) Υπάρχουν δύο κύριες κατηγορίες μετρητών :

Οι μετρητές κυμάτωσης (ripple counters)έ δ ά ί T l (T) Fli flπου έχουν σαν δομικά στοιχεία τα Toggle (T) Flip-flops

και χρησιμοποιούν τις εξόδους των Τ Flip-Flops για τη δημιουργία του σήματος CLK (για όλα τα Τ Flip-Flops, εκτός του πρώτου που συνδέεται κανονικά με το σήμα CLK)

Οι σύγχρονοι μετρητές (sychronous counters)που έχουν σαν δομικά στοιχεία τα Toggle Flip-flops with Enableκαι συνδέονται όλα τα Flip Flops στο ίδιο σήμα CLKκαι συνδέονται όλα τα Flip-Flops στο ίδιο σήμα CLK

Στην πράξη, όταν σχεδιάζουμε VLSI κυκλώματα (ASICs, FPGAs) χρησιμοποιούμε συνήθως σύγχρονους μετρητές. Γενικά, στις σχεδιάσεις ακολουθιακών κυκλωμάτωνπροσπαθούμε να συνδέουμε την είσοδο CLK απευθείας στο σήμα του ρολογιού



∆υαδικός Μετρητής (Binary Counter)

Ο δυαδικός μετρητής n δυαδικών ψηφίων :

Έχει το πολύ m = 2n διατεταγμένες καταστάσεις

Η πιο συνηθισμένη ακολουθία καταστάσεων είναι:0, 1, 2, …, 2n-1, 0, 1, 2, … (up counter modulo 2n)

Κάθε κατάσταση είναι κωδικοποιημένη στον αντίστοιχο δυαδικό αριθμό

Υλοποιείται με n flip-flop σαν μετρητής κυμάτωσης ή μ p p μ ρη ής μ ης ήσαν σύγχρονος μετρητής

Αρχικοποιείται συνήθως στο 0 με το σήμα Reset

3-Ψήφιος ∆υαδικός Μετρητής Κυμάτωσης




Δυαδικός Μετρητήςmodulo 8 (divide by 8)

000 001001 010010 011011 100100 101101 110

( y )

Αλλαγή κατάστασης σημαίνει ότι ένα ή περισσότερα Toggle Flip-Flopsαλλάζουν στη συμπληρωματική

κατάσταση (από 0 σε 1 ή από 1 σε 0)101 110110 111111 000

κατάσταση (από 0 σε 1 ή από 1 σε 0)

Positive Edge-Triggered T (Toggle) Flip-FlopQ

Q’



ρολόιCLK=TT

D Q

QCLKQ

01


Τ

TOGGLE

P

2xP

Q

QT

J Q

QCLK

K1

T

CLK

To Positive Edge -Triggered T Flip-Flop αλλάζει κατάσταση σε κάθε ανερχόμενη ακμή του CLK και χρησιμοποιείται σαν μετρητής κυμάτωσης.

Q(t+1) = Q’(t)Χαρ/κή Εξίσωση T Flip-Flop Q

2xP

3-Ψήφιος ∆υαδικός Μετρητής Κυμάτωσης

Q

QT

CLK Q0CLK

Q0 0 0 0 01 1 1 1

Q

QT Q1

Q

QT Q2

Q1

Q2

0

0

0 0 0

0 00

1 1 1 1

1 1 1 1

∆ιαιρέτης συχνότητας δια 2 (Q0), 4 (Q1) και 8 (Q2)

To CLK επιδρά μόνο στο πρώτο T Flip-Flop. Τα επόμενα T Flip-Flops αλλάζουν στη συμπληρωματική κατάσταση, μόνο όταν το αμέσως προηγούμενό τους αλλάζει κατάσταση από 1 σε 0

Μη συστηματική υλοποίηση με μικρό κόστος αλλά με

μεγάλη καθυστέρηση διάδοσης(από 111 σε 000 σε 3 tTQ)

Αρχικοποίηση στο όλα-0



3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητής




Δυαδικός Μετρητήςmodulo 8 (divide by 8)

000 001001 010010 011011 100100 101101 110

( y )

Αλλαγή κατάστασης σημαίνει ότι ένα ή περισσότερα Toggle Flip-Flops

with Enable αλλάζουν στη συμπληρωματικήκατάσταση (από 0 σε 1 ή από 1 σε 0) 101 110

110 111111 000

μόνο σε εκείνες τις ανερχόμενες ακμές του T=CLK (0 σε 1), όπου Ε=1

Positive Edge-Triggered T Flip-Flop with EQ

Q’



ρολόϊCLK=TT

D Q

QCLK

enableE

Ε

QQ’(t) Q(t)Q(t) Q’(t)Q(t) Q’(t)Q(t) Q’(t)

01

QE

0xx

J Q

QCLK

K

ΕTOGGLE

HOLD

Ερμηνεία του Χαρακτηριστικού ΠίνακαΌταν CLK= και Ε=1, η κατάσταση αντιστρέφεται (Q(t+1)=Q(t)’)Όταν CLK= και Ε=0 η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

To Positive Edge -Triggered T Flip-Flop with Εnable αλλάζει κατάσταση μόνο σε εκείνες τις ανερχόμενες ακμές του CLK (0 σε 1) που Ε=1

QT

Q(t+1) = E Q’(t)+E’Q(t)Χαρ/κή Εξίσωση T Flip-Flop with E

Όταν CLK και Ε 0, η κατάσταση δεν αλλάζει (Q(t+1) Q(t))Όταν CLK=0 ή CLK=1, η κατάσταση δεν αλλάζει (Q(t+1)=Q(t))

Πίνακας Διέγερσης T Flip-Flop with Enable(Excitation Table)

enableE



Positive Edge-Triggered T F/F with Enable

0110

Χαρακτηριστική Εξίσωση T Flip-Flop with Enable

E

0011

κατάστασηκατάσταση

0101

Ο πίνακας διέγερσης μας δείχνει, για όλες τις παρούσες καταστάσεις, ποια είναι η τιμή στην είσοδο ενεργοποίησης Ε του Τ Flip-Flop with Enable για να μεταβούμε σε μία συγκεκριμένη επόμενη κατάσταση.

Q(t+1) = E Q’(t)+E’Q(t)Χαρακτηριστική Εξίσωση T Flip-Flop with Enable

Γενική Μέθοδος ΣχεδίασηςΣύγχρονου Μετρητή με Τ F/F with Enable

Δημιουργία Πίνακα Καταστάσεων

Δημιουργία Πίνακα Διέγερσης

Πίνακας ∆ιέγερσης T Flip-flop with E

Σχεδίαση Κυκλώματος

Απλοποίηση και Εξαγωγή Εξισώσεων Διέγερσης



επόμενη


παρούσα Είσοδοι enable

Πίνακας Διέγερσης


κατάστασηQ2*,Q1*,Q0*

000 001001 010010 011011 100

κατάστασηQ2,Q1,Q0 Ε2 Ε1 Ε0

0 0 10 1 10 0 11 1 1011 100

100 101101 110110 111111 000

1 1 10 0 10 1 10 0 11 1 1

Υλοποίηση με τρία T Flip-Flops with Enable

1 1 1 100 01 11 10

0

Q1 Q0

Q2

E0 1

Εξισώσεις Διέγερσης (Excitation Equations)


1 1 1 11 E0 = 1

0 1 1 00 1 1 0

00 01 11 10

0

1

Q1 Q0

Q2

E1 = Q0Q1 Q0

0 0 1 00 0 1 0

00 01 11 10

0

1

Q1 Q0

Q2

E2 = Q1Q0

Οι εξισώσεις διέγερσης εκφράζουν τις εισόδους ενεργοποίησης (enable) των T Flip-Flops with E σαν συναρτήσεις της παρούσας κατάστασης

Q0Q

QT

E01



Q1

Q2

To CLK επιδρά ταυτόχρονασε όλα τα T Flip-Flop with E.

Συστηματική υλοποίηση με μεγαλύτερο κόστος και

μικρή καθυστέρηση διάδοσης

QT

Q

QT

E1

QE2

CLK

Q2(1 tTQ)QT





Είσοδοι enable


3-Ψήφιος Σύγχρονος ∆υαδικός ΜετρητήςΜε Είσοδο Ενεργοποίησης Enable (EN)

Είσοδοςκατάσταση

Q2*,Q1*,Q0*

q q000 001001 010010 011011 100

κατάστασηQ2,Q1,Q0 Ε2 Ε1 Ε0

0 0 00 0 10 1 10 0 11 1 1

ΕΝ

01111 011 100

100 101101 110110 111111 000

1 1 10 0 10 1 10 0 11 1 1

Υλοποίηση με τρία T Flip-Flops with Enable

11111

q[000,111]


00 01 11 10Q1 Q0

EN Q2 00 01 11 10Q1 Q0

EN Q200 01 11 10Q1 Q0

EN Q2


0 0 0 00 0 0 0

0 0 0 00 0 0 0

0 0 0 00 0 0 01 1 1 11 1 1 1

0 1 1 00 1 1 0

0 0 1 00 0 1 0

00

01

11

10

00

01

11

10

00

01

11

10

E0 = EN E1 = EN Q0 E2 = EN Q1 Q0


Οι εξισώσεις διέγερσης εκφράζουν τις εισόδους ενεργοποίησης (enable) των T Flip-Flops with E σαν συναρτήσεις της παρούσας κατάστασης και

του σήματος enable ΕΝ.

Q0Q

QT

E0 Αρχικοποίηση στο όλα-0



Σ ή λ ί

Για ΕΝ = 0 απενεργοποιείται ο μετρητής και δεν αλλάζει

κατάσταση.

Q2

QT

Q

QT

E1

QE2

Q1

CLK

Συστηματική υλοποίηση με μεγαλύτερο κόστος και

μικρή καθυστέρηση διάδοσης(1 tTQ)

Q2Q

QT

E2

ΕΝ

Παράλληλη Ενεργοποίηση με το σήμα enable (ΕΝ)

Q0Q

QT

E0ΕΝ




Για ΕΝ = 0 απενεργοποιείται ο μετρητής και δεν αλλάζει

κατάσταση.

Q2

QT

Q

QT

E1

QE2

Q1

CLK

Q2Q

QT

E2

Σειριακή Ενεργοποίηση με το σήμα enable (ΕΝ) Προσοχή στην καθυστέρηση διάδοσης μέσα από τις πύλες AND



CLKQ0Q

Q

E0ΕΝ

RCO = 1 σημαίνει ότι


3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε Είσοδο EN και Έξοδο RCO

Για ΕΝ = 0 απενεργοποιείται ο μετρητής.

QT

Q

QT

E1

Q2

Q1

ο μετρητής έχει φθάσει στην κατάσταση όλα-1 και ενεργοποιεί μία επόμενηβαθμίδα, για ΕΝ=1


Q2Q

QT

E2

Σειριακή Ενεργοποίηση με το σήμα ΕΝ: Προσοχή στην καθυστέρηση διάδοσης

μέσα από τις πύλες ANDRCO

RCO : Ripple Carry Output

Για να επιτευχθεί η ί όλ 0

3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε Ασύγχρονο Μηδενισμό ACLR

CLKΕΝ ACLRCLR αρχικοποίηση στο όλα-0

μεACLR = 1 θέτουμε το μετρητή ασύγχρονα στην

κατάσταση όλα-0

Q0Q

QT

E0

Q

QT

E1 Q1Για ΕΝ = 0 απενεργοποιείται

ο μετρητής.

CLR

CLR

Q2

QT

Q

QT

E2


Σειριακή Ενεργοποίηση με το σήμα ΕΝ: Προσοχή στην καθυστέρηση διάδοσης

μέσα από τις πύλες AND

CLR



ό


ύ bl


3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε ∆υνατότητα Καθόδου (Down Counter)


Q2*,Q1*,Q0*

111 110110 101101 100

παρούσα κατάστασηQ2,Q1,Q0

enable

Ε2 Ε1 Ε0

0 0 10 1 10 0 1101 100

100 011011 010010 001001 000000 111

0 0 11 1 10 0 10 1 10 0 11 1 1

00 01 11 10Q1 Q0

Q2 Εξισώσεις Διέγερσης


1 1 1 11 1 1 1

0

1E0 = 1

1 0 0 11 0 0 1

00 01 11 10

0

1

Q1 Q0

Q2

E1 = Q0’1 0 0 11Q

1 0 0 01 0 0 0

00 01 11 10

0

1

Q1 Q0

Q2

E2 = Q1’Q0’

Q0QE01

Α ί όλ 1


Q0

Q1


Q

QT

E0

Q

QT

E1


CLK

Q2Q

QT

E2



Q0QE01

Q0QE01

3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε ∆υνατότητα Ανόδου και Καθόδου (Up-Down Counter)

Μετρητής Ανόδου Μετρητής Καθόδου

Q0

Q1

Q

QT

E0

Q

QT

E1

Q0

Q1

Q

QT

E0

Q

QT

E1

CLK

Q2Q

QT

E2

CLK

Q2Q

QT

E2

Κάθοδος : Αρχικοποίηση στο όλα-1Άνοδος : Αρχικοποίηση στο όλα-0

1UP/DN’

3-Ψήφιος Σύγχρονος ∆υαδικός Μετρητήςμε ∆υνατότητα Ανόδου και Καθόδου (Up-Down Counter)

Q0

Q1

Q

QT

E0

Q

QT

E1

1

MUXΑρχικοποίηση στο όλα-0 ή στο όλα-1 ανάλογα με την εφαρμογή

10

MUX10

CLK

Q2Q

QT

E2

Άσκηση 11.1

Να σχεδιάσετε ένα σύγχρονο δυαδικό μετρητή των περιττών τιμών 1, 3, 5, 7, 9, 11, 13, 15, 1, …ρ μ , , , , , , , , ,

χρησιμοποιώντας 4 positive edge-triggered T Flip-Flops with Enable, As_Preset και As_Clear και υποθέτοντας ότι

μπορεί να αρχικοποιείται ασύγχρονα στην τιμή 1με την ενεργοποίηση του εξωτερικού σήματος RESET

Άσκηση 11.2

Να σχεδιάσετε ένα σύγχρονο μετρητή στον κώδικα Excess-3με ακολουθία καταστάσεων 3, 4, …, 11, 12, 3, 4, ...μ , , , , , , ,

χρησιμοποιώντας 4 positive edge-triggered T Flip-Flops with Enable, Preset και Clear και υποθέτοντας ότι μπορεί να αρχικοποιείται ασύγχρονα στην τιμή 3

με την ενεργοποίηση του εξωτερικού σήματος RESET



Μετρητής - ΑποκωδικοποιητήςCLK

A

B

X0

X1

X2 X0 1 0 0 0

CLK

1

00 01 10 11ΑΒ 00

Χρησιμοποιείται για τη διαδοχική ενεργοποίηση μίας ομάδας από ομοειδείς μονάδες, οι οποίες

ενεργοποιούνται η μία μετά την άλλη

αποκωδικοποιητής2 σε 4

μετρητήςmod 4

B X2

X3X1

X2

X0

X3

1 0 0 0

0 01 0

0 0 1 0

0 0 0 1

1

0

0

0

010010

ργ η μ μ η ηανάλογα με την τιμή του μετρητή

X3 0 0 0 1 0

Οι έξοδοι του αποκωδικοποιητή ίσως εμφανίσουν παλμουδάκια (glitches)αμέσως μετά την ανερχόμενη ακμή και όταν δύο ή περισσότερες έξοδοι του μετρητή αλλάζουν κατάσταση, λόγω διαφορετικών καθυστερήσεων.

Το πρόβλημα λύνεται με χρήση καταχωρητή στις εξόδους του αποκωδικοποιητή.

∆ακτυλιοειδής Μετρητής (Ring Counter)

καταχωρητής αριστερήςολίσθησης X0 1 0 0 0

CLK

1

1000

Ο καταχωρητής αριστερής ολίσθησης αρχικοποιείται ξ

η ης

X1

X2

X0

X3

1 0 0 0

0 01 0

0 0 1 0

0 0 0 1

1

0

0

0

SEROUTX0X1X2X3

SERIN

στην κατάσταση 00..01 και η σειριακή έξοδος(έξοδος του MSB) συνδέεται με τη σειριακή είσοδο

X3 0 0 0 1 0

Ο μετρητής δακτυλίου έχει το μειονέκτημα ότι εάν βρεθεί σε μία μη κανονική κατάσταση (εκτός του κώδικα 1-από-Ν)

δεν επανέρχεται σε κανονική κατάσταση χωρίς αρχικοποίηση.

Μετρητής Johnson

X0

X1 X0 0 1 1 1

CLK

0

0

0

SERIN

1 0 0 0

καταχωρητής

X2

X3X1

X2

X3

0 10 1

0 0 0 1

0 0 0 0

0

0

0

0

0

SEROUT

1 01 0

1 1 1 0

1 1 1 1

Ο καταχωρητής αριστερής ολίσθησης αρχικοποιείται στην κατάσταση 00..0 και η σειριακή έξοδος (έξοδος του MSB) αντιστρέφεται και συνδέεται με τη σειριακή είσοδο

αριστερής ολίσθησης

Ο μετρητής Johnson έχει το μειονέκτημα ότι εάν βρεθεί σε μία μη κανονική κατάσταση δεν επανέρχεται σε κανονική κατάσταση χωρίς αρχικοποίηση



Σχεδίαση Ψηφιακού Συστήματος στο Επίπεδο Μεταφοράς Καταχωρητή – RTL*

Σχεδιάζεται σαν σύγχρονο ακολουθιακό κύκλωμα με ρολόι όπου χρησιμοποιούνται

*Register Transfer Level

με ρολόι, όπου χρησιμοποιούνται Παράλληλοι καταχωρητές (REG), και Συνδυαστική λογική (CL) ανάμεσα στους καταχωρητές

REG CLΠροσοχή: Ο ίδιος καταχωρητής

χρησιμοποιείται σαν ί δ έξ δ

REG CL REG CL REG

είσοδος και σαν έξοδος της συνδυαστικής

λογικής

Μεθοδολογία Χρονισμού Όλοι οι καταχωρητές του σύγχρονου ακολουθιακού συστήματος

συγχρονίζονται στην ίδια ακμή του ρολογιού Υπολογισμός περιόδου του σήματος ρολογιού (cycle time)

cycle time = MaxCLK-to-Q + MaxPD + Set-up-time + Skew-time > Τwy Q p w

MinCLK-to-Q + MinPD > Hold-time + Skew-time

R RΣυνδυαστική Λογική

MaxPD = Μέγιστη καθυστέρηση διάδοσηςMinPD = Ελάχιστη καθυστέρηση διάδοσης

CLK CLKCLK-to-Q (Max/Min): η καθυστέρηση διάδοσης από το CLK μέχρι την έξοδο του καταχωρητήSet-up-time : ο χρόνος που πρέπει να είναι σταθερή η είσοδος πριν την ακμή του ρολογιούHold-time : ο χρόνος που πρέπει να παραμείνει σταθερή η είσοδος μετά την ακμή του ρολογιούSkew-time : η χρονική διαφορά άφιξης της ακμής του ρολογιού στα F-F των καταχωρητώνTw : το ελάχιστο πλάτος παλμού (min pulse width)

Ασύγχρονοι Είσοδοι σε Σύγχρονα Ψηφιακά Συστήματα

Τα ψηφιακά συστήματα πρέπει να αντιμετωπίζουν ασύγχρονα σήματα εισόδου Σήματα που δεν είναι συγχρονισμένα με το σήμα του ρολογιού τους

Οι ασύγχρονες είσοδοι είναι συνήθως αιτήσεις για κάποια υπηρεσία και εμφανίζονται συχνά στην πράξη ∆ιακοπές στους υπολογιστές Αιτήσεις προσπέλασης μίας κοινόχρηστης μνήμης

Όταν η ασύγχρονη είσοδος παραβιάζει τους χρόνους set-up και hold ενός Flip-Flop μπορεί να οδηγηθεί σε μία τρίτη κατάσταση ς p p μ ρ ηγη μ ρ η ημεταξύ του 0 και του 1, τη μετασταθή κατάσταση Το Flip-Flop παραμένει στη μετασταθή κατάσταση για απροσδιόριστο χρονικό διάστημα και παράγει ένα μετασταθές σήμα

Άλλες πύλες ή Flip-Flops που λαμβάνουν αυτό το μετασταθές σήμα μπορεί να το ερμηνεύσουν άλλες ως 0 και άλλες ως 1

Το πρόβλημα αντιμετωπίζεται με τη σχεδίαση ενός συγχρονιστή

Σχεδίαση Απλού Συγχρονιστή

D QD Q

ασύγχρονη είσοδοςASYNCIN

Συγχρονιστής σύγχρονη είσοδοςSYNCIN

Σύγχρονο Ψηφιακό Σύστημα

Q

CLK

Q

CLK

CLKρολόι συστήματος

Ο συγχρονιστής παράγει το συγχρονισμένο αντίγραφο SYNCINτης ασύγχρονης εισόδου ASYNCIN, όταν ισχύει η σχέση:

cycle time > Τr + Set-up-time + Skew-timeTr = χρόνος καταστάλαξης μεταστάθειας

(metastability resolution time)

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ 4η ΕΚΔΟΣΗ ΠΡΟΓΡΑΜΜΑΤΙΣΙΜΗ ΛΟΓΙΚΗ, ΜΝΗΜΕΣ ROM & RAM


Ενότητα 12ΠΡΟΓΡΑΜΜΑΤΙΣΙΜΗ ΛΟΓΙΚΗ

ΜΝΗΜΕΣ ROM & RAM


Απλές διατάξεις (PLAs & PALs) Μνήμες ROM Μνήμες ROM Μνήμες RAM Σύνθετες διατάξεις (CPLDs & FPGAs)

Βλέπε: Βιβλίο Wakerly – Παράγραφοι 5.3.1, 5.3.2, 10.1, 10.1.1, 10.1.4, 10.2, 10.3.1,10.3.2, 10.3.4, 10.3.5 (μ), 10.4, 10.4.1 (μ), 10.4.3

Βιβλίο Mano – Παράγραφοι 7.1, 7.2(μ), 7.3(μ), 7.5, 7.6, 7.7, 7.8(μ)



∆ιατάξεις Προγραμματίσιμης ΛογικήςProgrammable Logic Devices (PLDs)

LSI συνδυαστικά κυκλώματα που περιέχουν παρατάξεις (arrays) πυλών AND και παρατάξεις πυλών OR, που συνδέονται μέσω προγραμματιζόμενων ηλεκτρονικών συνδέσμωνπρογραμματιζόμενων ηλεκτρονικών συνδέσμων

η υλοποίηση μίας συγκεκριμένης λογικής συνάρτησης σε μορφή αθροίσματος γινομένων επιτυγχάνεται με κατάλληλο προγραμματισμό των συνδέσμων, ώστε να υπάρχει ή να μην υπάρχει σύνδεση

το κύκλωμα προγραμματίζεται από τον κατασκευαστή (με δημιουργία κατάλληλης μάσκας) από τον σχεδιαστή (με εργαλεία λογισμικού - Field PLD)

ί δ ά ξ ί θ ί η επαναπρογραμματίσιμη διάταξη μπορεί να επαναπρογραμματισθεί περισσότερες από μία φορές (erasable)

Παρέχουν πιο οικονομικές σχεδιάσεις (αντικαθιστώντας πολλά SSI/MSI κυκλώματα) και ευελιξία στην αλλαγή της αρχικής σχεδίασης Σήμερα υπάρχουν διαθέσιμες σύνθετες διατάξεις προγραμματίσιμης λογικής,

όπως CPLDs (Complex PLDs) και FPGAs, που υλοποιούν εκατομμύρια πύλες σε ένα VLSI κύκλωμα

Programmable Logic Array (PLA)

ANDI0

I1 …

xx

xx

xP0

xP1

OR……

O0

O1…array

In-1

….

xx

xPk-1

array

….... Om-1

….

ό έ

k AND πύλες των 2n εισόδων

m OR πύλες των k εισόδων

n x m PLA με k όρους γινομένωνk < < 2n ελαχιστόροι

Signetics 82S100 : 16 x 8 PLA με 48 όρους γινομένων

Προγραμματίζονται οι είσοδοι και των δύο arrays (AND & OR)

Programmable Logic Array (PLA)Παράδειγμα: 3 x 2 PLA με 4 όρους γινομένων

I0xx πριν τον

προγραμματισμόxx

xx

xx

I1

I2

P0

xxxx

P1 P2 P3

προγραμματισμόΟ0 = 0Ο1 = 0

xxxx

xxxx

xxxx

Συνδέσεις παντού

O0x x x x

O1x x x x

Με τον προγραμματισμό αφαιρούνται οι ανεπιθύμητες συνδέσεις

xμετά τον

I0x

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Programmable Logic Array (PLA)Παράδειγμα: 3 x 2 PLA με 4 όρους γινομένων

x

x

προγραμματισμόΟ0 = Ι0Ι1Ι2

Ο1 = Ι0+Ι1+Ι2

I1

I2

x

x

P0=Ι0Ι1Ι2 P1=Ι0 P2=Ι1 P3=Ι2

O0x

O1x x x

0 0 1 2 1 0 2 1 3 2

000

0

Η αφαίρεση των συνδέσεων οδηγεί τις AND εισόδους στο 1 και τις OR εισόδους στο 0



Programmable Array Logic (PΑL)

ANDI0

I1

xx

xx

P0,0P0,k0-1

OR

……

O0……

arrayIn

….

xx Pm,km-1

array

….

Om

υπάρχουν έξοδοι που χρησιμοποιούνται σαν είσοδοι (Ι/Ο)

.

Pm,0

…

xx k=k0+k1+..+km 1 I/O

k AND πύλες των 2(n+1) εισόδων

m OR πύλες των k0, k1, .., km σταθερών εισόδων, αντίστοιχα

PAL16L8 : 16 x 8 PΑL με 64 AND-32, 8 ΟR-7, 8 tri-state buffers και 6 Ι/Ο

Προγραμματίζονται μόνο οι είσοδοι του AND array για υψηλότερη συχνότητα λειτουργίας

Προγραμματιζόμενη Παράταξη ΛογικήςΠ.χ.: 3 x 2 PΑL με 2+2 όρους γινομένων και 1 Ι/Ο

I0

πριν τον

xxx

xxx

xxx

xxxI1

I2

πριν τον προγραμματισμό

Ο0 = 0Ο1 = 0

xxxxxx

xxxxxx

xxxxxx

xxxxxx

O1

O0

P0 P1 P2 P3

I0μετά τον

x1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1

x

Προγραμματιζόμενη Παράταξη ΛογικήςΠ.χ.: 3 x 2 PΑL με 2+2 όρους γινομένων και 1 Ι/Ο

I1

I2

μετά τον προγραμματισμόΟ0 = Ι0Ι1+Ι0Ι2

Ο1 = Ι0Ι1+Ι0Ι2+Ι1Ι2

x

x

x

x

x

O1

O0

P0=Ι0Ι1 P1=Ι0Ι2 P2 =Ι1Ι2 P3=Ο0

∆ιαφορές μεταξύ PLA και PAL Στις PLA προγραμματίζονται οι σύνδεσμοι που βρίσκονται στις εισόδους

του AND array και στις εισόδους του OR array Στις PAL προγραμματίζονται μόνο οι σύνδεσμοι που βρίσκονται στις

εισόδους του AND array Η PAL έχει ένα σταθερό μη προγραμματιζόμενο OR array

Στις PLA κάθε έξοδος πύλης AND μπορεί να είναι είσοδος σε μία ή περισσότερες πύλες OR Οι πύλες OR μοιράζονται κοινούς όρους γινομένων

Στις PAL κάθε έξοδος πύλης AND είναι είσοδος σε μία μόνο συγκεκριμένη πύλη OR Οι πύλες OR δεν μοιράζονται κοινούς όρους γινομένων Οι πύλες OR δεν μοιράζονται κοινούς όρους γινομένων

Η PAL έχει μικρότερη καθυστέρηση διάδοσης από την PLA Μόνο στις PAL κάποιες από τις εξόδους μπορούν να χρησιμοποιηθούν

και σαν είσοδοι Αυτό χρησιμεύει όταν ο αριθμός των εισόδων των πυλών OR δεν επαρκεί

για να υλοποιηθεί η συνάρτηση



Μνήμη Ανάγνωσης ΜόνοRead Only Memory (ROM)

A D0A0A1

An-1

….

memoryarray

0

D1

Dm-1

….

2n x m ROM

decodern-σε-2n

address data

decodern σε 2n

κάθε διεύθυνση αντιστοιχεί σε ένα ελαχιστόρο και σε μία λέξημε προγραμματισμό των συνδέσμων στην παράταξη μνήμης

(memory array) υλοποιείται κάθε λογική συνάρτηση με n μεταβλητές και m εξόδους

∆ιάφοροι Τύποι ROM

ROM με προγραμματισμό μάσκας (mask-programmable) – 1η γενιά ROM που προγραμματίζεται από τον χρήστη μία φορά

(programmable-ROM, PROM) με χρήση κατάλληλων λογισμικών και ενός PROM programmer 2η γενιάκαι ενός PROM programmer – 2η γενιά

ROM που προγραμματίζεται από τον χρήστη πολλές φορές με χρήση υπεριώδους ακτινοβολίας (erasable programmable-ROM, EPROM) – 3η γενιά

ROM που προγραμματίζεται από τον χρήστη πολλές φορές με χρήση ηλεκτρισμού (electrically erasable programmable ROM, EEPROM) – 4η γενιά

Flash memories : Μεγάλες EEPROM (> 1 Gbit) που επιτρέπουν προγραμματισμό ομάδας ψηφίων σταθερού μεγέθους (128 - 512 Κbits)

Που χρησιμοποιούνται ; Αποθήκευση βασικού λειτουργικού συστήματος για μPs, DSPs, Αποθήκευση πληροφορίας διαμόρφωσης (configuration) για CPLDs & FPGAs ∆ημιουργία προγραμματίσιμης μονάδας ελέγχου Υλοποίηση λογικών συναρτήσεων


Υλοποίηση Λογικών ΣυναρτήσεωνΑριθμητικό Κύκλωμα Υπολογισμού Τετραγώνου

είσοδοιA2 A1 A0

έξοδοιB5 B4 B3 B2 B1 B0

0 0 00 0 10 1 0

0 0 0 0 0 00 0 0 0 0 10 0 0 1 0 0

014

012

0 1 11 0 01 0 11 1 01 1 1

0 0 1 0 0 10 1 0 0 0 00 1 1 0 0 11 0 0 1 0 01 1 0 0 0 1

916253649

34567


Υλοποίηση Λογικών ΣυναρτήσεωνΑριθμητικό Κύκλωμα Υπολογισμού Τετραγώνου

Α0Α1Α

decoder3-σε-8

0 0 0 00 0 0 00 0 0 10 0 1 00 1 0 0

Α2

Β5 Β4

8 x 4 ROM

3 σε 8

Β3

0 1 1 01 0 0 11 1 0 0

Β2 Β1 Β0

0

Β0= A0 Β1=0



Μνήμη Τυχαίας ΠροσπέλασηςRandom Access Memory (RAM)

read DI0DI

Data in

A0A1

An-1

….

readwrite

memoryarray

DO0DO1

DOm-1

..

2n x m RAM

decodern-σε-2n

address

Data out

DI1

DIm-1

..

κάθε διεύθυνση (address) αντιστοιχεί σε μία θέση μνήμης όπου διαβάζουμε (read) ή γράφουμε (write) δεδομένα (data)

χρησιμοποιούνται ξεχωριστές αρτηρίες δεδομένων εισόδου (data_in bus) και δεδομένων εξόδου (data_out) ή κοινή αρτηρία εισόδου-εξόδου

(data bus) που ελέγχεται με απομονωτές τριών καταστάσεων

Data out

nn-bit address register

Στατικές Μνήμες RAM - Cache L1

MA

R

register

SRAM

mm-bit data_in register

m m-bit data_out register

MM

DR

_in

MD

R_o

ut

Υπάρχουν δύο χωριστές αρτηρίες δεδομένων για το γράψιμο (data_in) και το διάβασμα (data_out)

write_enable (WE) memory_enable – chip_select (CS)

M M

Στατικές Μνήμες RAM - Cache L1

….data_in

er m

SEL 0SEL

IN

….

…. ….address

WE

Dec

ode

m to

2m

SEL 2m-1CS

DD-latch

Q

WΕ

E

Ο αποκωδικοποιητής m σε 2m επιλέγει μία σειρά κυψελίδων μνήμης (μία θέση μνήμης) για κάθε διεύθυνση, όταν CS = 1WE = 0, CS = 1 : διάβασμα από τη μνήμηWE = 1, CS = 1 : γράψιμο στη μνήμηCS = 0, WE = X : απομόνωση εξόδων (υψηλή αντίσταση)

data_out

κυψελίδαμνήμης

3-state

OUTIN



Παράδειγμα Μνήμης SRAM 1K x 4

10-bit address buswrite_enable

chip_select

DO3 – DO0DI3 – DI0

A9 – A0WECS

4-bit data_in bus 4-bit data_out bus

Παράδειγμα Μνήμης SRAM 1K x 8με δύο μνήμες SRAM 1K x 4

write_enable

chip select 10-bit address bus10

Τα 4 MSBDO7 – DO4DI7 – DI4

A9 – A0WECS

chip_select

Τα 4 LSBDO3 – DO0DI3 – DI0

A9 – A0WECS

10

8-bit data_in bus

8-bit data_out bus

DO7 DO4DI7 DI4 DO3 DO0DI3 DI0

8

8

Παράδειγμα Μνήμης SRAM 2K x 4με δύο μνήμες SRAM 1K x 4

write_enable11-bit address bus

A1011

Το πρώτο 1Κ x 4DO3 – DO0DI3 – DI0

A9 – A0WECS

Το δεύτερο 1Κ x 4DO3 – DO0DI3 – DI0

A9 – A0WECS

4-bit data_in bus

4-bit data_out bus

DO3 DO0DI3 DI0 DO3 DO0DI3 DI0

4

4

Άσκηση 12.1

Να σχεδιάσετε τις ακόλουθες μνήμες SRAM χρησιμοποιώντας μνήμες SRAM 1K x 4χρησιμοποιώντας μνήμες SRAM 1K x 4 2K x 8 1K x 16 4K x 4



Κατηγορίες Μνημών RAM

Στατικές RAM (Static RAM - SRAM) ένα ψηφίο πληροφορίας αποθηκεύεται σε ένα D-Latch και παραμένει όσο χρόνο υπάρχει τροφοδότηση ρεύματος, εκτός εάν ξαναγράψουμε σ ο D Latch έ α έο ηφίο ληροφορίαςστο D-Latch ένα νέο ψηφίο πληροφορίας

η υλοποίηση του D-Latch γίνεται με 4 - 6 transistor σε ένα LSI chip

∆υναμικές RAM (Dynamic RAM - DRAM) ένα ψηφίο πληροφορίας αποθηκεύεται στο μικρότερο σε υλικό δυνατό αποθηκευτικό μέσο, που είναι ένας πυκνωτής που προσπελαύνεται μέσω ενός transistor

επιτυγχάνεται η μέγιστη πυκνότητα αποθήκευσης (bits / chip) απαιτείται προ-φόρτιση (precharge) πριν από το διάβασμα και περιοδική αναζωογόνηση (refresh) της αποθηκευμένης πληροφορίας

Σύγχρονες Μνήμες RAM Σύγχρονες Στατικές RAM (Synchronous SRAM - SSRAM)

χρησιμοποιεί D-Latches για την αποθήκευση της πληροφορίας τα σήματα ελέγχου, οι διευθύνσεις και τα δεδομένα εισόδου που θα γραφθούν στη μνήμη αποθηκεύονται προσωρινά σε καταχωρητές

ά ό ή λ ύκατά την ανερχόμενη ακμή του ρολογιού τα δεδομένα εξόδου που θα διαβασθούν από τη μνήμη αποθηκεύονται προσωρινά σε καταχωρητή (στην έκδοση για σωλήνωση μόνο)

οι SSRAM νέας γενιάς χρησιμοποιούν και τις δύο ακμές του ρολογιού (Double Data Rate - DDR - SSRAM)

Σύγχρονες ∆υναμικές RAM (Synchronous DRAM - SDRAM) τα σήματα ελέγχου οι διευθύνσεις τα δεδομένα εισόδου που θα τα σήματα ελέγχου, οι διευθύνσεις, τα δεδομένα εισόδου που θα γραφθούν στη μνήμη και τα δεδομένα εξόδου που θα διαβασθούν από τη μνήμη αποθηκεύονται προσωρινά σε καταχωρητές κατά την ανερχόμενη ακμή του ρολογιού

διαθέτουν και σήμα ενεργοποίησης ρολογιού (clock enable signal) οι SDRAM νέας γενιάς χρησιμοποιούν και τις δύο ακμές του ρολογιού

(Double Data Rate - DDR - SDRAM)



Σύνθετες ∆ιατάξεις Προγραμματίσιμης Λογικής

VLSI κυκλώματα με επαναδιατάξιμη λογική (reconfigurable logic) που μπορούν να προγραμματίζονται από το χρήστη και να υλοποιούν κάθε φορά διαφορετικά ψηφιακά συστήματακάθε φορά διαφορετικά ψηφιακά συστήματα

Χωρίζονται σε δύο κατηγορίες: CPLDs (Complex Programmable Logic Devices FPGAs (Field-Programmable Gate Arrays)

Ο προγραμματισμός της διάταξης γίνεται με σύνδεση του VLSI κυκλώματος σε κάποια θύρα του υπολογιστή και τη χρησιμοποίηση ειδικών εργαλείων λογισμικού (CAD tools) Η διάταξη διαθέτει μνήμη διαμόρφωσης (configuration memory),

όπου αποθηκεύεται η πληροφορία διαμόρφωσης Ανάλογα την εφαρμογή υπάρχουν διατάξεις που προγραμματίζονται:

Μόνο μία φορά (anti-fuse logic) Πολλές φορές (SRAM based logic ή Flash based logic)

Παρέχουν δυνατότητα σχεδίασης VLSI κυκλωμάτων στο εργαστήριο, με τη χρήση σχετικά φθηνών εργαλείων λογισμικού.

Παρέχουν πολύ χαμηλό κόστος υλοποίησης VLSI κυκλωμάτων, το οποίο

Γιατί Χρησιμοποιούνται Ευρέως οι Σύνθετες ∆ιατάξεις Προγραμματίσιμης Λογικής

Παρέχουν πολύ χαμηλό κόστος υλοποίησης VLSI κυκλωμάτων, το οποίο είναι ανεκτό από μικρές εταιρείες που δραστηριοποιούνται στην ανάπτυξη υλικού και αλγορίθμων που υλοποιούνται στο υλικό.

Είναι επαναπρογραμματίσιμες και επαναδιατάξιμες (ολικώς ή μερικώς) ακόμα και κατά τη διάρκεια της κανονικής λειτουργίας του VLSI κυκλώματος

Παρέχουν μεγάλη ευελιξία στη σχεδίαση των ψηφιακών συστημάτων. Η εξέλιξη στην πυκνότητα ολοκλήρωσης έχει σαν αποτέλεσμα τα FPGAs

να διαθέτουν ενσωματωμένες μνήμες πολλαπλασιαστές ειδικές μονάδεςνα διαθέτουν ενσωματωμένες μνήμες, πολλαπλασιαστές, ειδικές μονάδες για ψηφιακή επεξεργασία σήματος καθώς και πυρήνες επεξεργαστών σε κάποιες περιπτώσεις.

Η γενικότερη τεχνολογική εξέλιξη σε θέματα κόστους, αποδόσεων, κατανάλωσης ισχύος και αξιοπιστίας έχει σαν αποτέλεσμα οι σύγχρονες διατάξεις προγραμματιζόμενης λογικής να χρησιμοποιούνται ευρέως σε εμπορικές, βιομηχανικές, στρατιωτικές και διαστημικές εφαρμογές.

CPLDs και FPGAs Tα CPLDs αποτελούνται από πολλές PALs που είναι διασυνδεδεμένες

μέσω ενός πίνακα προγραμματίσιμων διακοπτών (crossbar switches) και υλοποιημένες πάνω στο ίδιο VLSI κύκλωμα Υλοποιούν σχετικά μικρό πλήθος λογικών πυλών Υλοποιούν σχετικά μικρό πλήθος λογικών πυλών

(από 500 μέχρι 10.000 πύλες) Μπορούν να υλοποιήσουν πολλές σύνθετες λογικές συναρτήσεις Χρησιμοποιούνται κυρίως ως ελεγκτές Επιτυγχάνουν υψηλότερες συχνότητες λειτουργίας από τα FPGAs

Τα FPGAs είναι διατάξεις προγραμματίσιμης λογικής που προσφέρουν ακόμη μεγαλύτερη πυκνότητα λογικής από τα CPLDs. Έχουν σαφώς περισσότερους καταχωρητές και διαθέτουν τουλάχιστον ενσωματωμένες ς ς ςμνήμες (Block RAMs). Eχουν καλύτερη αναλογία Flip-Flop και εισόδων σε σχέση με τα CPLDs. Υλοποιούν σχετικά μεγάλο πλήθος λογικών πυλών

(από 1.000 μέχρι πάνω από 3.000.000 πύλες) Χρησιμοποιούνται στην υλοποίηση ενσωματωμένων συστημάτων σε ένα

Ολοκληρωμένο Κύκλωμα (System on Chip, SoC)



Η Αρχιτεκτονική των FPGAs της XILINXΠαράδειγμα: Spartan III

Configurable Logic Blocks (CLBs) που περιέχουν Look-Up Tables (LUT’s), που υλοποιούν συνδυαστική λογική, και στοιχεία αποθήκευσης που μπορούν να χρησιμοποιηθούν ως D Flip-Flops ή Latches

Input/Output Blocks (IOBs) τα οποία ελέγχουν την ροή δεδομένων μεταξύ των I/Ο pins και της εσωτερικής λογικής

Block RΑΜs που παρέχουν αποθηκευτικό χώρο μνήμης, μεγέθους για παράδειγμα 18Κbit. Το μέγεθος εξαρτάται από την οικογένεια

Multiplier Blocks. Σε πολλές οικογένειες οι πολλαπλασιαστές έχουν εξελιχθεί σε ειδικές μονάδες ψηφιακής επεξεργασίας σήματος.

Digital Clock Manager (DCM) Blocks που παρέχουν αυτορρυθμιζόμενες g g ( ) ρ χ ρρ μ ζ μ ςπλήρως ψηφιακές λύσεις για κατανομή, καθυστέρηση, διαίρεση και ρύθμιση της φάσης των ρολογιών.

Πυρήνες Επεξεργαστών υλοποιημένων στο υλικό, οι οποίοι ονομάζονται και hard processor cores (π.χ. PowerPC).



Κάθε CLB αποτελείται από τέσσερα συνδεδεμένα slices τα οποία ομαδοποιούνται σε ζευγάρια και κάθε ζευγάρι σχηματίζει μια ανεξάρτητη αλυσίδα διάδοσης κρατουμένου. Κάθε slice έχει : 2 LUT’s, 2 στοιχεία αποθήκευσης, πολυπλέκτες, αλυσίδα Κάθε slice έχει : 2 LUT s, 2 στοιχεία αποθήκευσης, πολυπλέκτες, αλυσίδα

διάδοσης κρατούμενου και πύλες για αριθμητική λογική

ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ...9. ΑΡΙΘΜΗΤΙΚΑ &...

Documents

Transcript of ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ...9. ΑΡΙΘΜΗΤΙΚΑ &...