Copyright 2010 FUJITSU LIMITED

2010-09-06

富士通研究所 田村泰孝

1, 10, 100 ・・・ 無限大？- 指数関数的トレンドの光と影 -

概要

正帰還の力

ネズミ算、Mooreの法則、蓮の葉のクイズの錯覚

技術の流れ

デバイスどもが夢の跡：トランジスタって何？

10年後が予測できますか？

Connectivityボトルネック

Rent則と通信ボトルネック：高速I/O開発の落とし穴

ニューロコンピューティングの夢：爛柯

夢見た未来：ウルトラ警備隊の世界

変わりゆくアナログ設計

Conclusion：来るべき世界

碁盤と棋譜と人間と

Copyright 2010 FUJITSU LIMITED1

まずは簡単な自己紹介

大学では電子工学を勉強

卒論は神経回路網（遠い目・・・）

大学院では物性・デバイス寄りの勉強と研究

Josephson論理回路の研究

富士通研究所

1982-1990 Josephsonコンピュータグループ

1990-1995 量子効果デバイスグループ

1995-1997 4G DRAM研究グループ

1997- CMOS高速I/O

Copyright 2010 FUJITSU LIMITED2

10倍、100倍、1000倍・・・

「今すぐ」実体のあるものを1000倍にするのは難しい

例：PCの性能、HDDの容量、私の給料

記号（数字）を1000倍にするのは簡単

電気信号を1000倍に増幅は可能（将来の集積回路の中では？）

ちょっと待ってもらえれば可能

ネズミ算（１枚が２枚、２枚が４枚・・・散るは桜の花吹雪）

正帰還ループを使う

Copyright 2010 FUJITSU LIMITED3

G1

G2・・・

正帰還回路

3

Mooreの法則

G1

G2

4

Copyright 2010 FUJITSU LIMITED5

Regenerationの力

ΔV = ΔV0 exp (A −1)t /τ[ ]

τ latch =τ

A −1≅τA=

CLRL

gmRL

= CL gm

gm

gm

再生型latch

RL CL

RL CL

時間

電圧(V)

SW on

ΔV expVτ

⎛⎝⎜

⎞⎠⎟

飽和

Copyright 2010 FUJITSU LIMITED6

増える蓮の葉：指数関数トレンドの落とし穴

大きな池に蓮の葉

１日に１枚が２枚に増える、１年で池一面が埋まるとする

池が半分埋まるのはいつ？

指数関数的トレンド：限界に達する直前まで気が付かない

何かのトレンド

トレンドの限界

時間（線形目盛）

対数

目盛

Copyright 2010 FUJITSU LIMITED7

Mooreの第二法則・・・あるいは半導体技術者の悪夢

Note: Conservative estimate; does not include re-spins.

Tota

l Dev

elop

men

t Cos

ts ($

M)

05

10

15

20

25

30

35

40

45

0.18 µm 0.15 µm 0.13 µm 90 nm 65 nm 45 nm

Masks & Wafers Test & Product EngineeringSoftware Design/Verification & Layout

V. Betz, “FPGAs and Structured ASICs: Overview & Research Challenges,” Available at: http://www.iic.umanitoba.ca/docs/vaughn-betz.ppt, 2006

集積回路の製造コストが指数関数的に増加

Copyright 2010 FUJITSU LIMITED8

Mooreの第二法則

設計コスト：スケーリングファクタ xsの逆数に比例

Dev

elop

men

t cos

t [M

illio

n $]

(Node number)-1 ) [1E-2/nm]3 10 100

3

10

100

.25u

32n45n

65n90n

.13u

.18u∝ xs

−1

概要

正帰還の力

ネズミ算、Mooreの法則、蓮の葉の錯覚

技術の流れ

デバイスどもが夢の跡：トランジスタって何？

10年後が予測できますか？

Connectivityボトルネック

Rent則と通信ボトルネック：高速I/O開発の落とし穴

ニューロコンピューティングの夢：爛柯

夢見た未来：ウルトラ警備隊の世界

変わりゆくアナログ設計

Conclusion：来るべき世界

碁盤と棋譜と人間と

Copyright 2010 FUJITSU LIMITED9

技術の流れを振り返る

1920年代：ラジオの黎明期（真空管）

1930年代：ラジオ普及期と真空管技術の進展

1940年代：ラジオと真空管の全盛時代

1950年代：トランジスタ登場、TV放送開始（ＣＱ出版創立）

1960年代：トランジスタ台頭と真空管衰退

雑誌「トランジスタ技術」創刊

1970年代：単体トランジスタ全盛期から集積回路へ

1980年代：大規模集積回路の台頭、マイクロプロセッサ革命

1990年代：集積回路から集積システムへ

2000年代：集積システム全盛期？次の主役の登場？

Copyright 2010 FUJITSU LIMITED10

技術の寿命３０年説？

Copyright 2010 FUJITSU LIMITED

技術の流れを30年毎に区切ってみる：

1920-1949：真空管時代

1950-1979：単体トランジスタ時代

1980-2009：集積回路時代

次の30年の主役は誰？

集積回路ではない・・・多分

集積回路がなくなるわけではない

既に登場している可能性は高い

11

トランジスタって何？

身軽な電子、チャネルを移動、制御電極による電位制御

Copyright 2010 FUJITSU LIMITED12

off

on位置

ポテ

ンシ

ャル

エネ

ルギ

ー

電極1

電極2

制御電極

キャリア

12

デバイスどもが夢の後

Copyright 2010 FUJITSU LIMITED

真空管からトランジスタへの移行は大成功

80年代：新原理デバイスで一旗揚げようという動き

実際は80年代以降の性能向上の源は集積回路（ = 数の暴力）

Josephson素子、機能デバイス・・・

これらのデバイス研究は無駄だったのか？

無駄がない研究なんか無い

何らかの形で先につながれば無駄ではない

本当の意味で研究を「凍結」する技術が欲しい・・・

I

IV

I

V

I-V特性

超伝導体

トンネル接合

13

Copyright 2010 FUJITSU LIMITED14

10年先の予想ができますか？

Year

Perf

orm

ance

,D

ata

rate

, et

c

2008 2018

x10 - x100

将来の予測 外挿

10年を外挿するのは不正確すぎる

３年の外挿では面白くない

予想（外挿）は今、何をするかを決めるのに有効

Copyright 2010 FUJITSU LIMITED15

x10 ~ x100/10年のトレンドの例

USB1.0

2005 201020001995

100M

10M

1G

10G

USB2.0USB3.0

x100/10 year

Calendar year

Dat

a ra

te (b

it/s)

00 02 04 06 08 101

10

100

1000

x100/10year

Calendar yearH

DD

cap

acity

(Gby

te)

概要

正帰還の力

ネズミ算、Mooreの法則、蓮の葉のクイズの錯覚

技術の流れ

デバイスどもが夢の跡：トランジスタって何？

10年後が予測できますか？

Connectivityボトルネック

Rent則と通信ボトルネック：高速I/O開発の落とし穴

ニューロコンピューティングの夢：爛柯

夢見た未来：ウルトラ警備隊の世界

変わりゆくアナログ設計

Conclusion：来るべき世界

碁盤と棋譜と人間と

Copyright 2010 FUJITSU LIMITED16

Copyright 2010 FUJITSU LIMITED17

インターコネクトの階層構造

バンド幅（Gb/s/階層）

1 m 100 m 10 km距離 1 cm

101 -102

100 -101

102 -103

Copyright 2010 FUJITSU LIMITED18

高速I/O (High-Speed I/O: HSIO)

CARD A CARD B

HSIOInternal logic

I/O

I/OI/OI/OI/OI/O

I/O

I/OI/OI/OI/OI/O

Sharedmem.

Cro

ssba

rsw

itch

Cro

ssba

rsw

itch

Managementunit

Buffermanagement

Multi-portTAG mem.

Routingtable

HSIOChip Photo

Transmission media

内部クロック周波数より高いデータレートを使用

Copyright 2010 FUJITSU LIMITED19

高速I/Oトランシーバ

Transmitter Receiver

DecisionCircuit

OutputDriver

N:2MUX

EQ

Corelogic

Corelogic

2:1MUX

2:NDMUXChannel

CR*

N

EQ

フロントエンド, MUX, DEMUX, コントローラで構成

Tx FE Rx FE

* CR: clock recovery

Copyright 2010 FUJITSU LIMITED20

オフチップバンド幅のトレンド

*xはスケーリングファクタ （=0.7/世代）

(1/x)3

C(1/x)2

Bd=Cα

α = 1NTR

fclk

X

Bd

Bdα = 0.7

バンド幅需要

X

Bpin

Npin

Bsピン数 (1/x)1

バンド幅供給

Copyright 2010 FUJITSU LIMITED21

オフチップバンド幅の需給関係

いずれは回路速度の限界に到達

Year (相対値）0 5 10 15

バン

ド幅

（相

対値

）

103

102

101

100

~(1/x)3

~(1/x)2

~(1/x)1

需要（上限）需要（平均）供給限界

Copyright 2010 FUJITSU LIMITED22

縦軸と横軸の話

指数関数的トレンドに基づく将来予測

縦軸、横軸のスケールが相対値なのは簡単

でも役に立たない

縦軸、横軸のスケールを絶対値とするには？

過去トレンドを使えば簡単

限界の予測には業界の分析、educated guessが必要

Copyright 2010 FUJITSU LIMITED23

CMOS回路の速度限界

CMLCML w/ peakingCMOS inv.

Bpin ~ (1/x)1

Data Rate [Gbps]10010-3

10-1

101

1 10

Pow

er [m

W]

102

10-2

100

CML

LogicCMOS

FO-4 delay8 FO-4 delayLogic CMOS nMOS CML

Copyright 2010 FUJITSU LIMITED24

トレンドグラフの例（2010まで）

Dat

a ra

te p

er p

in (G

bps)

1

10

100

Year1995 2000 05 10

CMOS IC BW demand

CMOS I/Odata rate

Copyright 2010 FUJITSU LIMITED25

2018年まで外挿してみた

Bandwidth growth: 2x per generation

ConferenceProduct

Speed limit

~(1/xs)3

~(1/xs)2

Dat

a ra

te p

er s

igna

l (G

b/s)

1000

100

10

1

0.197 00 03 06 09 12 15 18

Time (Year)

Data rate

Switc

hing

ene

rgy

(mW

/Gbp

s)

Switchingenergy

xs: technology scaling factor

Copyright 2010 FUJITSU LIMITED26

I/O電力限界

MPU

Pow

er [W

]

Year2006 2011 2016 2021

10

1

100

1000

I/O power

PKG limit（≒ 120W）

Power per BW (P/B) should be halved (= xs2) per technology node

Copyright 2010 FUJITSU LIMITED27

CMOS I/O電力効率（P/B）

CLP/B

ロジックCMOS

アナログ（CML、Trサイズ大）

I

50 ohmドライバ （振幅一定）

RL

x3

x2

x1

Vdd

P/B

P/B

CLB

X

Vdd B

BI

Vo Vdh

()2

P

P

Copyright 2010 FUJITSU LIMITED28

ISSCC presentations 1993–2007

0.010.11

10

10,000

1

1,000

100

Technology [µm]

Pow

er [m

W/G

bps]

Estimation

CMOS I/O電力-帯域比（P/B）トレンド

Copyright 2010 FUJITSU LIMITED29

伝送路損失による限界

0.1

1

10

100

1 10 100Cha

nnel

leng

th [m

]

データレート [Gb/s]

1,000光

電気

50dB20dB

20dB

光バックプレーンへの移行

50dB

筐体間接続の光伝送化

Copyright 2010 FUJITSU LIMITED30

光接続は万能薬か？

Chip pair Upper-level wiring(e.g. PCB)

2-D array of channelSignals have to fan outin next level wiring

伝送路損失の問題は回避できる

CMOS回路の速度制限、ピン数のボトルネックは存在

ボトルネック解消には光多重化をチップ内で行う必要がある

TSV（Through-silicon VIA）による超多ピン接続

チップ対の間のボトルネックを解消（CPU-DRAM間接続）

上位レベルへの接続には依然としてボトルネックあり

Copyright 2010 FUJITSU LIMITED31

脳とニューロン

http://commons.wikimedia.org/wiki/File:Neuron.svg http://commons.wikimedia.org/wiki/File:Gray728.svg

Copyright 2010 FUJITSU LIMITED32

大ざっぱな配線＋学習

http://commons.wikimedia.org/wiki/File:White_Matter_Connections_Obtained_with_MRI_Tractography.png

http://commons.wikimedia.org/wiki/File:Human_cerebral_cortex.png

http://commons.wikimedia.org/wiki/File:Minute_structure_of_the_cerebral_cortex.jpg

Copyright 2010 FUJITSU LIMITED33

朽ちた斧の柄：指数関数的爆発への対処

①局面の理解 ②指し手を案出 ③読みによる検証

①-a: 前頭前野(意味のある局面を約0.2秒で認識)

②大脳基底核③小脳

①-b: 頭頂葉楔前部(局面の意味理解）情報処理としの意味

•

(通)

情報処理としの意味• トップダウン情報(①

a→ｂ)が処理を効率化

• 直観の本質は古い脳が関与(動物と共通)

Copyright 2010 FUJITSU LIMITED34

概要

正帰還の力

ネズミ算、Mooreの法則、蓮の葉のクイズの錯覚

技術の流れ

デバイスどもが夢の跡：トランジスタって何？

Connectivityボトルネック

Rent則と通信ボトルネック：高速I/O開発の落とし穴

ニューロコンピューティングの夢：爛柯

夢見た未来：ウルトラ警備隊の世界

変わりゆくアナログ設計

Conclusion：来るべき世界

碁盤と棋譜と人間と

Copyright 2010 FUJITSU LIMITED

[2]

35

夢に見た未来：ウルトラ警備隊の世界

[0] http://wiki.livedoor.jp/ebatan/ (怪獣 Wiki特撮大百科事典)[1] http://www.digitaltrends.com/home-theater/japanese-shrug-off-3d-tv-hype/[2] http://jp.sanyo.com/xacti/products/lineup/index.html[3] http://www.nttdocomo.co.jp/product/foma/prime/f04b/index.html[4] http://www.gpsgazette.com/category/automotive-gps/[5] http://fujifilm.jp/business/healthcare/ultrasonography/fazone_cb/feature.html

[1]

[3] [4]

1960年代の「夢」 2010年の「現実」

[0]

[5]

3D TV Hi-VisionMovie

携帯電話

Navi

超音波診断装置

35

＊プロセス : 1.2 ~ 0.8um＊電源電圧 : 5V＊信号振幅 : 3V

＊主要アプリ : TV, Video

Resolution [bit]

1G

10G

1M

10M

Con

vers

ion

Rat

e [S

/s]

6 8 10 12 14 16

Flash

ΔΣ逐次比較

100M

Pipeline

直並列Folding

様々なADC (ADCの進化：1990年代初頭)

8b 20MS/sが何とか実現できたレベル

通信で必用な10b 20MS/s以上は実現できず

36

様々なADC (ADCの進化：2010年)

＊プロセス : 130 ~ 65nm＊電源電圧 : 3 ~ 1.2V＊信号振幅 : 3 ~ 0.8 V

＊主要アプリ : 通信(WCDMA, WiMAX, DTV etc)

1G

10G

1M

10M

100M

Con

vers

ion

Rat

e [S

/s]

6 8 10 12 14 16Resolution [bit]

Flash

ΔΣ

直並列Folding

パイプライン

逐次比較(Single Ch)

逐次比較(Time Interleaved)

>1GS/sも可能に

200MS/sも可能に

1990 2010で約100倍の進化。

1960 2010では少なくとも1000倍の進化？

37

低電圧微細 CMOSの課題

トランジスタ特性が変飽和が不十分アンプのゲインが不足

アンプを使わない方式

トランジスタのスイッチング特性完全なon-offができない電荷の保持ができない

Bootstrapping, body-bias control

特性バラツキバラツキの増加高精度のアナログ演算不可

ディジタル回路による補償

Ids

Vds

3838

Copyright 2010 FUJITSU LIMITED39

ゲイン100万倍（=1000x1000）を得るには？

増幅回路か再生型latchか？

gm

gm

gm gm

n段増幅回路

再生型latch

τ ≅ nRLCL = nAτ 0

ΔV = ΔV0 exp (A −1)t /τ[ ]

τ latch =τ

A −1≅τA= τ 0

RL CL

RL CL

RL CL

RL CL

同一テクノロジなら再生型latchの方が高速

A ≡ gmRL , τ ≡ RLCL , τ 0 =CL gm

Copyright 2010 FUJITSU LIMITED40

来るべき世界

正帰還の力で技術は進化

限界に達するまで変化は続く：Moore則の終わり

性能向上の源泉が集積回路性能向上の源泉でなくなっただけ

2008 2013 2018 2023

テク

ノロ

ジー

ノー

ド(n

m)

45/40nm

32/28nm

22/20nm

16nm

11nm

Copyright 2010 FUJITSU LIMITED41

ハードとソフトの関係：碁盤と棋譜と人間と

ハードは碁盤、ソフトは棋譜と人間

碁盤のグリッドが19ｘ19でストップして囲碁の世界は停滞したか？

アルファベットの数が26文字でストップして文学は停滞したか？

集積回路単体の性能向上が止まったらどうなる？

集積回路の上のレベルでの性能向上が始まる

http://www.riken.go.jp/r-world/info/release/press/2008/081001/detail.html進化系統樹

my = 106 year鳴き鳥

ペンギン

ステゴザウルス

ヘビウマ イヌ

サルヒト

サカナ

カエル

150my270my

62my

15my

380my

Copyright 2010 FUJITSU LIMITED42

1, 10, 100, … 無限大!Thank you!

http://ja.wikipedia.org/wiki/ファイル:Yin_yang.svg

Copyright 2010 FUJITSU LIMITED43