Technologie: opis i konsekwencje dla projektantavlsi.imio.pw.edu.pl/pssa/PSSA_W2.pdf · •...

Technologie: opisi konsekwencje dla projektanta

1

Technologie CMOS

Technologia LOCOS z wyspą typu n: do 0,5 μm

Podłoże typu p

Wyspa typu nTlenek polowyTlenek polowy Tlenek polowy

Bramka poli typu n Bramka poli typu nS SD DTlenek bramkowy Tlenek bramkowy

M1 (Al) M1 (Al) M1 (Al)M2 (Al)

Tranzystor nMOS Tranzystor pMOS

Technologia STI z dwoma wyspami: do 28 nm

Podłoże typu p

Poli typu pD

M1 (Cu)

Tranzystor nMOS Tranzystor pMOS

Wyspa typu n

SPoli typu n

Warstwa epitaksjalna typu n-

S D

M1 (Cu)

Wyspa typu p

M1 (Cu)

M2 (Cu)

M3 (Cu)

STISTI

2

Technologie CMOS

Technologia “stara” (LOCOS) Technologia nanometrowa

• Podłoże typu p, wyspa typu n

• Obszary aktywne ogranicza tlenek polowy

• Bramka: polikrzem typu n

• Metalizacja Al

• Brak planaryzacji, najwyżej 3 (zwykle 2) warstwy metalu

• Podłoże typu p, warstwa epitaksjalna typu n (b. słabo domieszkowana), dwa rodzaje wysp

• Obszary aktywne ogranicza rowek wypełniony SiO (STI)

• Bramka: dwa typy polikrzemu lub bramka metalowa

• Metalizacja Cu

• Planaryzacja (CMP), do kilkunastu warstw metalu

• Znacznie bardziej skomplikowana budowa tranzystora

2

3

Technologie CMOS

Budowa nanometrowego tranzystora

Dren

Podłoże

Warstwa epitaksjalnaWyspa

BramkaŹródło

Polikrzem lub metal

Dielektryk złożony (SiO + N + Hf)2

Nierównomiernyrozkład domieszekw wyspie

LDDPocket implant

Kanał naprężony

Domieszka Ge

4

Technologie CMOS

Połączenia: proces damasceński i CMP

D SS D

Fotolitografia połączeń

D SS D

Bariera: Ta/TaN

D SS D

Cu (osadzanie elektrolityczne)

D SS D

CMP

5

Technologie CMOS

Fotolitografia

10

1

0.1

0.01

1980 1985 1990 1995 2000 2005 2010

436 nm365 nm

248 nm193 nm 157 nm

wymiar krytyczny L

fotolitografia: d!. fali UV

limit dyfrakcji

µm

(niezrealizowane)

6

Technologie CMOS

Fotolitografia

To jest w projekcie Po zastosowaniu OPC Wynik

Techniki zwiększania zdolności rozdzielczej (RET):• Fotolitografia immersyjna• Maski z kontrastem fazowym (PSM)• Wstępna korekcja masek (OPC)• Dwukrotna ekspozycja (DP)

Źródło: J-M. Brunet, IEEE Web Seminar, November 9, 2006

7

Technologie CMOSKonsekwencje dla projektanta: tranzystor

voltage sweep0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

V

0.0

5.0

10.0

15.0

20.0

25.0

30.0

35.0

40.0

45.0

uA -i(vds)

Duża wartość konduktancji wyjściowej

Char. wyjściowetranzystora nMOS 45 nm

10

20

30

40

50

60

Rozrzut, %

0,18 0,13 0,09 0,065

Wymiar charakterystyczny, L

µm

Duże rozrzuty lokalne (globalne też)

8

Technologie CMOSKonsekwencje dla projektanta: reguły projektowania

0,35 0,25 0,18 0,15 0,13 0,09

100

200

300

400

500

600

700

Wymiar charakterystyczny L

µm

Liczba regu!projektowania

Przykład: reguły dla metaluStare technologie: a ba: minimum width 1 µmb: minimum spacing 1 µm

Technologie nanometrowe:a: minimum width 0.15 µmb: minimum spacing:

5.05.0 < w

1.51.5 < w < 5.0

0.20.20 < w < 1.5

0.15w < 0.20

min. spacing (µm)for width w (µm)

c: min. width for 45° path: 0.19 µm

a bc

d

d: min. spacing for 45° path: 0.19 µm e: min. width in spiral inductors: 1.5 µm f: min. spacing in spiral inductors: 1.5 µm

9

Technologie CMOSKonsekwencje dla projektanta: p-cells

(elementy jako sparametryzowane komórki)

Indukcyjności (cewki)

Tranzystory nMOS

Kondensator

10

Technologie CMOSKonsekwencje dla projektanta: nowe rodzaje reguł

Layer no.

IDC (mA) Ipeak (mA)

105°C 125°C 105°C 125°C

M1 3*(W-0.02) 0.75*(W-0.02) 15 * IDC 60 * IDC

M2 4*(W-0.02) 1*(W-0.02) 7.5 * IDC 30 * IDC

M3 4*(W-0.02) 1*(W-0.02) 7.5 * IDC 30 * IDC

M4 4*(W-0.02) 1*(W-0.02) 7.5 * IDC 30 * IDC

M5 4*(W-0.02) 1*(W-0.02) 7.5 * IDC 30 * IDC

M6 10*(W-0.02) 2.5*(W-0.02) 5 * IDC 20 * IDC

M7 10*(W-0.02) 2.5*(W-0.02) 5 * IDC 20 * IDC

Max. gęstość prądu w ścieżkach (reguły nie całkiem nowe, ale bardziej skomplikowane)

Przykład: reguły dla połączeń miedzianych

W - szerokość w µm

11


pn n

Jony

Antenna error:zbyt duża powierzchnia metalu 1 połączonego z bramką

“Antenna errors”: ochrona tlenku bramkowego przed przebiciemw czasie produkcji

Przebicie może nastąpić w wyniku nagromadzenia ładunku jonóww procesach trawienia plazmowego

12


Ochrona tlenku bramkowego przed przebiciem w czasie produkcji

pn n n

Dioda (np. źródło lub dren tranzystora) odprowadza ładunek

m2

pn n n

m1

Ochrona nie jest skuteczna, jeśli połączenie z diodą powstaje w dalszych procesach

13


Ochrona tlenku bramkowego przed przebiciem w czasie produkcji

m2

Mostek

pn n n

dodatkowa dioda m1m2

m1

pn n n

Mały “bezpieczny” obszar:

Nie zalecane dla układów RF (dodatkowa pojemność diody)

Gdy bramka musi być połączona z dużym obszarem przewodzącym:

14

Maximum ratio R of the area of the conducting layer (“antenna”) connected to the gate to the area of the gate for unprotected gates (no diode):

For poly (area): R < 200For poly (sidewall area): R < 450For metal (cumulative area): R < 1000

Poly sidewall area = poly perimeter * poly thicknessMetal cumulative area = sum of areas of all metal layers

where


Przykład “reguł antenowych”:

15


Reguły dla gęstości obiektów na maskach (“layer density rules”)

Tu szybsze trawienie Tu wolniejsze trawienieFotorezyst

Wpływ na procesy fotolitografii:

Tantal twardy: wolne polerowanieMiedź miękka: szybkie polerowanie“Dishing”

Gęstość obiektów reguluje się dodając dodatkowe obiekty (“dummy fills”)

Wpływ na procesy polerowania chemiczno-mechanicznego (CMP):

16

• Zwykle minimalna (20% - 30%) i maksymalna (60% - 80%) gęstość• Wartości różne dla różnych masek• Reguły są sprawdzane w przesuwającym się oknie• Dodatkowe obiekty mogą być dodane:• ręcznie• automatycznie• u producenta

• Dodatkowe obiekty są źródłem dodatkowych pojemności pasożytniczych• W szerokich ścieżkach metalu robi się wycięcia:

lub



17

Średnia gęstość 40%: źle! Średnia gęstość 40%: dobrze!



Przykłady

18



Przykłady

19



Przykłady

20



Przykłady

21

• Szerokość i odległość większe od minimalnych

• Jednakowa orientacja kształtów

• Regularność (równe odległości)

• Powielanie kontaktów i via


Reguły zalecane (zwykle nie są sprawdzane) - przykłady

22

Technologie CMOSKonsekwencje dla projektanta: problemy ekstrakcji

Dawne technologie: ekstrakcja “dwuwymiarowa”

Technologie nanometrowe:ekstrakcja “trójwymiarowa”

Pojemności pasożytnicze

Ekstrahowane są pojemności “bliskiego zasięgu”

23


Pojemności pasożytnicze - przykład (Calibre xRC)

Metal2 Metal2

Metal1

Półprzewodnik

Poj. kond.płaskiego

Poj.brzegowa

Poj.brzegowa

Pojemność lateralna

Poj. lateralnamiędzywarstwowa



Poj.brzegowa

24


Tranzystory bipolarne

Każdy tranzystor MOS jest zarazem strukturą bipolarną. Zwykle nie ma sensu ekstrahowanie wszystkich tych struktur jako tranzystorów bipolarnych.

pn n np p

p

Tranzystory bipolarne, które należy ekstrahować, są zaznaczane dodatkową warstwą (“marker layer”) lubwprowadzane jako p-cele

Emitter

Collector

Base

25


Indukcyjności

Cewki indukcyjne zwykle są wprowadzane jako p-cele. Automatyczna ekstrakcja trudna, a obliczenia mało dokładne.

Ekstrakcja indukcyjności pasożytniczych:• “Inductance ERC”: obliczanie indukcyjności wzajemnej cewek• Ekstrakcja indukcyjności własnej ścieżek• Ekstrakcja indukcyjności wzajemnej ścieżek

26


Ekstracja: elementy pasożytnicze związane z tranzystorami MOS

Jeśli diody S/D są modelowane wewnątrz modelu tranzystora, istnieje ryzyko błędu:

D2

G2

S2

D1

G1

S1

MN1 1 2 3 0 Nchan W=325E-9 L=65E-9 +PD=1040E-9 AD=6.34E-14

MN2 3 4 5 0 Nchan W=325E-9 L=65E-9+PD=1040E-9 AD=6.34E-14

OK dla przypadku 1 (odrębne źródła i dreny)D2

G2S2 and D1 G1

S1

Błąd dla przypadku 2: dren tranzystora 1 jest zarazem źródłem tranzystora 2

Bezpieczniej jest ekstrahować diody źródeł i drenów jako odrębne elementy

27


Ekstracja: elementy pasożytnicze związane z tranzystorami MOS

Sposobem uniknięcia niejednoznaczności jest użycie komórek sparametryzowanych (p-cells)

Elementy zaprojektowane jako p-cele mają pełny elektryczny model, włączając elementy pasożytnicze.

p-cela: nie ekstrahuje się jej wnętrza!

Na zewnątrz: ekstakcja R, C

28

Technologie: opis i konsekwencje dla projektantavlsi.imio.pw.edu.pl/pssa/PSSA_W2.pdf · •...

Documents

Transcript of Technologie: opis i konsekwencje dla projektantavlsi.imio.pw.edu.pl/pssa/PSSA_W2.pdf · •...