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Portas lgicas CMOS 1FEUP/LEEC PCVLSI 2005/06

Portas Lgicas CMOS

baseado em:Digital Integrated Circuits (2 ed.), J. A. Rabaey A. Chandrakhasan, B. Nikolic

Projecto de Circuitos VLSIFEUP/LEEC

2005/06

Portas lgicas CMOS 2FEUP/LEEC PCVLSI 2005/06

O inversor CMOS

Poli-silcio

In Out

VDD

GND

PMOS 2

Metal 1

NMOS

OutIn

VDD

PMOS

NMOS

Contactos

N Well

Portas lgicas CMOS 3FEUP/LEEC PCVLSI 2005/06

Anlise DC de primeira ordem

VOL = 0VOH = VDD

VM = f(Rn, Rp )

VDD VDD

V in = VDD V in =0

VoutVout

Rn

Rp

Portas lgicas CMOS 4FEUP/LEEC PCVLSI 2005/06

tpHL = f(R on.CL)= 0.69 Ron CL

Resposta transitria

V o u tV o u t

R n

R p

V D DV D D

(a) Low to high (b) High to low

C LC L

Vin = V

DDVin = 0

Portas lgicas CMOS 5FEUP/LEEC PCVLSI 2005/06

Linhas de carga PMOS

V DSp

IDp

VGSp=-2.5

VGSp=-1V DSp

IDnV in=0

V in=1.5

Vout

I DnV in=0

V in=1.5

V in = V DD+VGSpIDn = - IDp

Vout = V DD+VDSp

V out

IDnV in = V DD +VGSpIDn = - I Dp

V out = VDD +VDSp

Portas lgicas CMOS 6FEUP/LEEC PCVLSI 2005/06

Caracterstica de carga do inversor CMOS

IDn

Vout

Vin = 2.5

Vin = 2

Vin = 1.5

Vin = 0

Vin = 0.5

Vin = 1

NMOS

Vin = 0

Vin = 0.5

Vin = 1Vin = 1.5

Vin = 2

Vin = 2.5

Vin = 1Vin = 1.5

PMOS

Portas lgicas CMOS 7FEUP/LEEC PCVLSI 2005/06

Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat

Curva de transferncia do inversor CMOS

NMOS offPMOS res

NMOS satPMOS res

NMOS satPMOS sat

NMOS resPMOS sat NMOS res

PMOS off

Portas lgicas CMOS 8FEUP/LEEC PCVLSI 2005/06

VM em funo da razo entre transstores

100 1010.8

0.9

1

1.1

1.2

1.3

1.4

1.5

1.6

1.7

1.8

MV (

V)

Wp/W

n

V M=V TnV DSATn2 rV DDV TpV DSATp2

1r

r=k p V DSATpkn V DSATn

V Mr V DD1r

com

para valores elevados de VDD

Portas lgicas CMOS 9FEUP/LEEC PCVLSI 2005/06

Determinao de VIH e VIL

VOH

VOL

Vin

Vout

VM

VIL VIH

Abordagem simplificada

V IHV IL=V OHV OL

g=V DD

g

V IH=V MV Mg

V IL=V MV DDV M

g

NM L=V IL NM H=V DDV IH

Portas lgicas CMOS 10FEUP/LEEC PCVLSI 2005/06

Ganho g do inversor

g 1I D V M

k n V DSATnk p V DSATpn p

1rV MV TnV SATn /2n p

Portas lgicas CMOS 11FEUP/LEEC PCVLSI 2005/06

Atraso de propagao Abordagem 1

t pHL12

C LV swingI AV

C L

k n V DD

com I AV=k n2V DDV th

2

(canal longo)

Corrente mdia calculada como o valor mdio de ID(V

DS=V

DD)

[saturado] e ID(VDS

=VDD

/2) [linear], com VGS

=VDD

.

Portas lgicas CMOS 12FEUP/LEEC PCVLSI 2005/06

Atraso de propagao Abordagem 2

VDD

Vout

Vin = VDD

Ron

CL

tpHL = f(Ron.CL)= 0.69 RonCL

t

Vout

VDD

RonCL

1

0.5

ln(0.5)

0.36

Portas lgicas CMOS 13FEUP/LEEC PCVLSI 2005/06

Clculo de tpHL

Req34

V DDI DSAT

179V DD

I DSAT=k 'WL V DDV T V DSATV DSAT

2

2 t pHL=ln 2Reqn C L=0.69 Reqn C L

com

Logo:

Portas lgicas CMOS 14FEUP/LEEC PCVLSI 2005/06

Resposta transitria

t p=0.69C LReqnReqp

2tpHLtpLH

Portas lgicas CMOS 15FEUP/LEEC PCVLSI 2005/06

Atraso em funo de W e L

t pHL=0.6934

C L V DDI DSATn

=0.52C L V DD

W /Ln k ' n V DSATn V DDV TnV DSATn /2

t pHL0,52C L

W /Ln k ' nV DSATn

Portas lgicas CMOS 16FEUP/LEEC PCVLSI 2005/06

Rapidez: Qual a melhor razo NMOS/PMOS?

Alargar PMOS beneficia tpLH

mas degrada tpHL

. (Porqu?)

opt=r1 CwCdn1C gn2

r=Reqp /Reqn

optrIgnorando a pista:

tp

= Wp/Wn

tpHLtpLH

=W /LpW /Ln

=W pW n

LnL p

com r = razo entre as resistncias de transstores P e N das mesmas dimenses

Portas lgicas CMOS 17FEUP/LEEC PCVLSI 2005/06

Impacto do tempo de subida no atraso tpt p

HL(

nsec

)

0.35

0.3

0.25

0.2

0.15

trise (nsec)10.80.60.40.20

Influncia da forma deonda de entrada.

tr : 10% 90%

t pHL= t pHL step2 t r /22

Portas lgicas CMOS 18FEUP/LEEC PCVLSI 2005/06

Cadeia de inversores

CL

Dado CL:

- Quantos andares para minimizar o atraso?

- Como dimensionar os inversores?

In Out

Exemplo da avaliao do tempo de propagao inserido em circuito

Portas lgicas CMOS 19FEUP/LEEC PCVLSI 2005/06

Atraso de inversor: carga capacitiva

Assumir inversor equilibrado cadeias de pull-up e pull-down iguais aprox. resistncias iguais RN = RP aprox. tempos tpLH e tpHL

t p=0.69 Req C intC ext

t p=0.69 ReqC int 1C ext /C int=t p01Cext /C int

Cint: capacidade intrnsecaCext: capacidade extrnseca (pista e gates atacadas: fan-out)tp0: atraso intrnseco (sem carga)

Portas lgicas CMOS 20FEUP/LEEC PCVLSI 2005/06

Atraso do inversor: dependncia das dimenses

Quando um inversor aumentado de S (largura: W S Wref)

Cint = S Cintref e Req = Reqref / S

Nota: Transstor de referncia o mais pequeno transstor simtrico: tpHL = tpLH

Ento:

tp0 independente do dimensionamento

t p=0.69Rref /S S C intref 1C ext /S C intref

t p=0.69 Rref C intref 1 C extS C intref =t p01 C extS C intref

Portas lgicas CMOS 21FEUP/LEEC PCVLSI 2005/06

O conceito de "fanout" efectivo

Cint = Cgin actualmente com 1

f = CL/Cgin "fanout" efectivo

Cgin : capacidade entrada da cadeia

t p=t p01C ext /C gin=t p0 1 f /

O atraso de um inversor depende apenas da razo entre a sua capacidade de carga externa e a sua capacidade de entrada.

VDD

CintCgin

Portas lgicas CMOS 22FEUP/LEEC PCVLSI 2005/06

Dimensionamento de cadeias de inversores para N fixo

Equao de atraso tem N-1 incgnitas, Cgin,2 a Cgin,N

Minimizar o atraso, determinar N-1 derivadas parciais

Resultado: Cgin,j+1/Cgin,j = Cgin,j/Cgin,j-1

Tamanho de cada andar a mdia geomtrica dos vizinhos.

- cada andar tem o mesmo fanout efectivo (Cout/Cin)- cada andar tem o mesmo atraso

C g , j=C g , j1 C g , j1

Portas lgicas CMOS 23FEUP/LEEC PCVLSI 2005/06

Detalhes...t p=t p0

j=1

N 1C g , j1C g , j Por exemplo:

t pC g ,2

=t p0

C g ,2 C g ,1C g ,2 C g ,2C g ,3 =0

C g ,1

1C g ,2

2 1

C g ,3=0

C g ,22 =C g ,1C g ,3

C g ,2=C g ,1C g ,3

Derivam-se assim N-1 restries

Dimenso ptima: mdia geomtrica dos vizinhos.

Cada inversor f vezes maior que o anterior

Os outros termos soindependentes de C

g,2 logo a sua

derivada nula.

C g ,22 =C g ,1C g ,3

C g ,3cg ,2

=C g ,2C g1

= f

Portas lgicas CMOS 24FEUP/LEEC PCVLSI 2005/06

Atraso mnimo e nmero de andares

Na situao ptima, cada andar aumentado de f (factor de aumento)e tem fanout efectivo f:

Atraso mnimo:

Fan-out efectivo de cada andar:

f =NC L/C g ,1

f =NF F o "fanout" efectivo global

t p=N t p01NF /

Portas lgicas CMOS 25FEUP/LEEC PCVLSI 2005/06

Qual o nmero ptimo de andares?

Problema: Para uma dada carga, CL e uma dada capacidadede entrada Cin, determinar o factor de aumento f ptimo.

Para = 0, f =e, logo N = ln (F)

f =e1/ f Equivalente:

NFNF ln F

N=0

Diferenciar tp em ordem a N e igualar a zero, resulta em:

C L=FC in= fN C in com N=

ln Fln f

Portas lgicas CMOS 26FEUP/LEEC PCVLSI 2005/06

"Fanout" efectivo ptimo f

Qual o f ptimo para um dado processso (caracterizado por )

fopt = 3.6para = 1

f =e1/ f

Portas lgicas CMOS 27FEUP/LEEC PCVLSI 2005/06

Impacto de auto-carga sobre tp

1.0 3.0 5.0 7.0u

0.0

20.0

40.0

60.0

u/ln

(u)

x=10

x=100

x=1000

x=10,000

Sem auto-carga, =0 Com auto-carga, =1

Tempo de propagao normalizado (tp/t

popt) com funo de f

Portas lgicas CMOS 28FEUP/LEEC PCVLSI 2005/06

Impacto da utilizao de buffers: exemplo

Tabela de tpopt

/tp0

para trs situaes (com =1):

F s/ buffer 2 andares cadeia de inversores

10 11 8,3 8,3

100 101 22 16,5

1000 1001 65 24,8

10000 10001 202 33,1

Portas lgicas CMOS 29FEUP/LEEC PCVLSI 2005/06

Generalizao para circui