1

ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΛΟΓΙΚΟΙ ΕΛΕΓΚΤΕΣ (PROGRAMMABLE LOGIC CONTROLLERS, PLCs): Οι προγραµµατιζοµενοι ελεγκτες ξεκινησαν υπο τη µορφη υπολογιστη µε εισοδους on-off (διακοπτες) και εξοδους on-off (ρελαι). Σηµερα οµως ειναι PC-based καρτες ή µοναδες µε αναλογικες και ψηφιακες εισοδους-εξοδους, συµπεριλαµβανοµενου PID ελεγχου. Ειναι καταλληλοι για µεµονωµενες ή πολυπλοκες και συνθετες βιοµηχανικες εφαρµογες. Η αναφορα στα PLCs εδω θα γινει σε σχεση µε την (παλαια) συµβατικη αντιληψη για αυτα, δηλ. τον υπολογισµο µεσω ενος ακολουθιακου δικτυου επαφων και relay. Ετσι τα PLC βρισκουν εφαρµογη για τον ελεγχο µιας σιδηροδροµικης γραµµης. Οι διακοπτες (beacon, ταλαντωτες ή µηχανικοι διακοπτες) τοποθετουνται επι της γραµµης και πληροφορουν το PLC για τη συνθηκη της γραµµης και την πορεια του τραινου. Οι εισοδοι στο PLC και oi καταστασεις των εισοδων δινονται στον Πιν. .

Σχ. . Ελεγχος Σιδηροδροµικης Γραµµης

ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΛΟΓΙΚΟΙ ΕΛΕΓΚΤΕΣ (PROGRAMMABLE LOGIC CONTROLLERS-PLC)

2

P1 P2 P3 ΚΑΤΕΥΘΥΝΣΗ ΤΑΧΥΤΗΤΑ DISABLE KΑΘΥΣΤΕΡΗΣΗ ΦΑΣΗ 1 0 0 0 01 0 0 - 1 0 0 0 01 0 0 S1 0 1 0 0 00 0 1 S2 0 1 0 1 01 0 0 delay 0 1 0 1 01 0 0 S2 0 1 0 0 01 0 0 S7 0 1 0 0 01 0 0 S7 0 0 0 0 10 0 0 S2 0 0 0 0 10 0 0 S3

Η ΛΟΓΙΚΗ LADDER: H λογικη ladder περιγραφει τα συστηµατα µε διασυνδεδεµενες µοναδες που λειτουργουν παραλληλα.

Σχ. . Η λογικη Ladder για προγραµµατισµο PLCs ΠΑΡΑ∆ΕΙΓΜΑ: Εστω το παραδειγµα της εν λειτουργια αδιαλειπτου λιπανσης ενος συµπιεστη (µεγαλου µεγεθους) αεριων. Πτωση πιεσης στην αντλια λαδιου σταµατα τον αεροσυµπιεστη.

Σχ. . Αεροσυµπιεστης

3

Tα PLCs για να µπορεσουν να διαβαζουν Ladder λογικη εχουν δυο processors, εναν για Ladder Logic Programming και εναν για Control. Ειναι προφανη λοιπον τα πλεονεκτηµατα τoy απ' ευθειας assembly προγραµµατισµου controllers.

Σχ. . Υλοποιηση αυτοµατισµου ελεγχου της πιεσης λιπανσης µε relays

Οι καταστασεις του συστηµατος ειναι τρεις:

Κ Α Τ Α Σ Τ Α Σ Η Ε Π Ε Ξ Η Γ Η Σ Η Λ Ι Π Α Ν Τ Ι Κ Ο ON λιπαινει OFF ετοιµο για λιπανση διαθεσιµο OFF ανετοιµο για λιπανση πιεσηλιπαντικου χαµηλη

Ο χρονισµος του συστηµατος, δινεται στο σχ. .

Σχ. . Καµπυλες χρονισµου κυκλωµατος λιπανσης µε relays Τελος η λογικη Ladder για αυτοµατη παρακολουθηση λιπανσης συµπιεστη δινεται στο σχ. .

4

Σχ. . Λογικη Ladder για αυτοµατη παρακολουθηση λιπανσης συµπιεστη TEXNIKA XAΡAKTHΡIΣTIKA PLCs: Τα PLCs εκτελουν τις παρακατω λειτουργιες: λογικη ladder και ελεγχο PID.

ΠΑΡΑΜΕΤΡΟΣ Τ Ι Μ Η Ψηφιακες εισοδοι Ψηφιακες εξοδοι PID ελεγχος 3 βροχοι

Πιν. . Τεχνικες Προδιαγραφες PLC

Σχ. . Αρχιτεκτονικη και µνηµη PLC

5

∆ΙΑ∆ΟΧΕΣ ΣΤΟΝ ΕΛΕΓΧΟ ∆ΙΑ∆ΙΚΑΣΙΩΝ: Οι διαδοχες στον ελεγχο διαδικασιων, ή ο διαδοχικος αυτοµατος ελεγχος (sequential control) ειναι διαδεδοµενος στην καθηµερινη ζωη (π.χ. µαγειρικη και κατ’ επεκταση βιοµηχανιες επεξεργασιας τροφιµων). Συνηθως για την υλοποιηση τετοιων ελεγχων γινεται µε ρελαι, λογικες πυλες και plcs. Ενα plc ειναι ενας Η/Υ µε ψηφιακες δυνατοτητες εισοδου-εξοδου. Το προγραµµα χρηστη σε ενα plc ουσιαστικα προσοµοιωνει την διαδοχικη λειτουργια πυλων µεσω αλγεβρας Boole (ladder logic). Το κυριο πλεονεκτηµα των plcs ειναι η αξιοπιστια τους και η προσαρµοστικοτητα τους σε εφαρµογες (λογω επαναπρογραµµατισµου). Η κυρια εφαρµογη τους ειναι η υλοποιηση trip (shut-down) συστηµατων. Ενα προβληµα στον εργονοµικο προγραµµατισµο τους ειναι οτι ο προγραµµατιστης σκεφτεται µε λογικη λογικων πυλων και οχι µε λογικη ασφαλειας καθηµερινη τεχνικης πρακικης στο εργοστασιο. Σηµερα προσφερονται PLCs µε γλωσσες προγραµµατισµου υψηλου επιπεδου, καταλληλες για batch ελεγχο (κατα παρτιδες). Ερευνα σε λειτουργικα συστηµατα Η/Υ απαιτει ταξινοµηση των διαδοχικων ελεγχων, αναλογα καποια χαρακτηριστικα τους. Ετσι διακρινουµε: 1. παραλληλες διαδοχες (parallel) 2. σειριακες διαδοχες (serial) 3. διαδοχες οδηγουµενες απο το χρονο (time driven) π.χ. µουσικες νοτες 4. διαδοχες οδηγουµενες απο γεγονοτα (event driven) Ενα εξαιρετικο βιοµηχανικο παραδειγµα διαδοχικου ελεγχου ειναι οι λεγοµενες αναγεννοµενες διαδικασιες, π.χ. ο αποξηραντης του πεπιεσµενου αερα οργανων, βλ. σχ. .

Σχ. . Ξηραντηρας Αερα Οργανων (Instrument Air Dryer)

Στο παραπανω συστηµα καθε ξηραντηρας αερα µετα απο 4 ωρες λειτουργιας θερµαινεται επι 3 ωρες και ψυχεται επι µια ωρα, για να αναγεννηθει το αποξηραντικο υλικο. Ετσι καθε ξηραντηρας εργαζεται ανα 4 ωρες και συντηρειται τις 4 ωρες που λειτουργει ο αλλος. Ο χρονισµος γινεται µε εκκεντρα (cams), µικροδιακοπτες (microswitches) και κινητηρες (motors). Χρονικα οδηγουµενες διαδικασιες δεν απαιτουν αναδραση (feedback) και θεωρουνται προσω δρασης (feedforward control) ελεγχοι. γιατι; Oι οδηγουµενες απο γεγονοτα διαδοχικες διαδικασιες ειναι παρα πολλες, π.χ. ευρεση µονοπατιου, λειτουργια πλυντηριου, κ.λ.π. Η υλοποιηση παραλληλισµου (µε εντολες WHILE...) ειναι δυσκολη µε software (δηλ. για αναγνωσιµο-readable software). γιατι; Για παραδειγµα δυο παραλληλες δεξαµενες, πρεπει να πληρωθει η µια µεχρι τη σωστη σταθµη και µε το ρευστο καταλληλης θερµοκρασιας, να επιλεγει το ανοιγµα των βαννων, κ.ο.κ. Σε πολλαπλο παραλληλο βροχο, αλλο γεγονος συµβαινει στον ενα κλαδο, αλλο στον αλλο, κ.ο.κ. Χρηση PERT αναλυσης (χρησιµοποιειται σε management control) και PETRI δικτυων (nets) βοηθουν την software µοντελοποιηση του προβληµατος. Στο

6

παραδειγµα κλοπης τραπεζας 4 ληστες Α, Β, Γ, ∆ εχουν σαφη, διαδοχικα και παραλληλα καθηκοντα. Ο Α µενει στο αυτοκινητο µε αναµενη τη µηχανη, ο Β φυλαει την εισοδο της τραπεζας, οι Γ και ∆ εισερχονται και απαιτουν τα χρηµατα και τελος οι Β, Γ και ∆ αφηνουν την τραπεζα, επιβιβαζονται στο αυτοκινητο και ο Α τους αποµακρυνει µε το αυτοκινητο.

Σχ. . Σχεδιο ληστειας τραπεζης µε δικτυο PETRI

Ο Petri ανεπτυξε τους διαδοχικους αυτοµατισµους για την υλοποιηση computer hardware για παραλληλη επεξεργασια και την κατανοµη computing υπηρεσιων (µνηµης, computing power, resources, κ.λ.π. µεσα σε ενα Η/Υ. Τα δικτυα PETRI δεν ειναι µονον εργαλεια ελεγχου, αλλα βοηθουν στην καλυτερη διατυπωση του προβληµατος και εχουν αµεση σχεση µε τα συγχρονα γραφικα λειτουργιας και ελεγχου αλληλουχιων. Eνα δικτυο Petri ειναι ενα κατευθυντικο δικτυο. Ενας κοµβος ειναι µια φαση στη διαδοχη. Ενα βελος ειναι ενα γεγονος, µια µεταβαση. Η τελεια µεσα στον κυκλο, δειχνει οτι η διαδοχη βρισκεται σ’ αυτην τη φαση. Υπαρχει η εννοια της συγκρατησης µιας καταστασης (holding a condition, state). Για παραδειγµα, µια δεξαµενη γεµιζει, το περιεχοµενο της θερµαινεται στους 80ο C και µετα αδειαζεται. O interpreter µιας software programming language απαιτειται να εχει test υπορουτινες (software και hardware testers).

7

Σχ. . ∆ικτυο Petri διεργασιας αναµιξης και θερµανσης Oι βασικες ιδιοτητες των δικτυων PETRI ειναι: 1. αφιξιµοτητα (reachability), εκτελεση διαδοχων µε µεταβασεις 2. ιεραρχια (αλληλουχια κοµβων) 3. καθε κοµβος µπορει να ειναι µια διαδοχη απο µονος του Kαθε κοµβος ειναι αφιξιµος (αλλοιως δεν θα ειχε εννοια) αλλα δεν σηµαινει πρεπει να εκτελεσθει (π.χ. κοµβος που δηλωνει κακη λειτουργια (malfunction)). Σε ωρισµενες παραλληλες διαδοχες, υπαρχουν καταστασεις που πρεπει να συγχρονιζονται (in step sequences). Kαθε κοµβος σε διαφορετικες φασεις εκτελεσης της διαδικασιας εχει διαφορετικη ερµηνεια, π.χ ενας διακοπτης σταθµης σε µια δεξαµενη δηλωνει: 1. alarm εκκενωσης της δεξαµενης 2. interlock (trip) κινδυνου κατα τη φαση θερµανσης της δεξαµενης (υπερθερµανση της δεξαµενης) 3. συνδυασµο alarms 4. το τελος της φασης εκκενωσης της δεξαµενης 5. σε περιπτωση µη χρησης της δεξαµενης απαιτειται (προσπεραση) mask (mute) του alarm

Σχ. . ∆ικτυο Petri και δενδρο αφιξιµοτητας για παραλληλες διαδοχες Στον ελεγχο διαδοχων εκτος απο τις σειριακες και παραλληλες διαδικασιες υπαρχει και εννοια του pipelining (διαδοχες σωληνα) οπου σε µια κυριως σειριακη διαδοχη συνυπαρχει ο παραλληλισµος (δηλ. µια εντολη εκτελειται πριν ολοκληρωθει η προηγουµενη της), βλ. και pipelined microprocessor architecture. Παραδειγµα pipelining ειναι ο ελεγχος τραινων. Η γραµµη χωριζεται σε τµηµατα και τα τραινα δεν καταλαµβανουν ποτε το ιδιο τµηµα (anti-collision control policy) ή ακοµη καλυτερα υπαρχει ενα κενο τµηµα µεταξυ δυο διαδοχικων τραινων. Η κινηση των τραινων γινεται µε χρηση token, δηλ. το προηγουµενο τραινο, περιµενει το εποµενο τραινο να εκκενωσει το µεθεποµενο τµηµα της γραµµης για να καταλαβει το εποµενο τµηµα της γραµµης (ενα τµηµα γραµµης κενο για ασφαλεια).

8

Σχ. . ∆ικτυο Petri µε βροχους αναδρασης για την διατηρηση αποστασης (ενος τµηµατος γραµµης) µεταξυ διαδοχικων τραινων

Ενα αλλο προβληµα ειναι η χειροκινητες παρεµβασεις (π.χ. συγκρατηση της διαδοχης, manual holds, interventions) που υλοποιουνται µε triggering gates (οπως στα thyristors). Eναλλαγες µεταξυ χειροκινητου και αυτοµατου µιας διαδοχης απαιτει µεταβαση χωρις διαταραχες (bumpless transfer). Ειναι πολυ δυσκολη η µεταβαση σε AUTO χωρις διαταραχες να προγραµµατισθει, οταν ο χειριστης στο MANUAL εχει προωθησει (βιασει) ή ακοµη χειροτερα µεταβαλει την διαδοχη χρονικα, αλλα και αντικειµενικα. ∆υνατοτητες επανεναρξης της διαδοχης (RESTART) απαιτουνται.

Σχ. . Συναρτηση συγκρατησης σε δικτυο PETRI, Ιεραρχικο ∆ικτυο αλληλουχιων Στη βιοµηχανια αναψυκτικων ποτων η batch διαδικασιες επιβαλονται, περαν των αλλων λογων και για λογους υγιεινης. Η γραµµη παραγωγης αποτελειται απο µια δεξαµενη αναµιξης και µερικες γραµµες εµφιαλωσης. Η διαδοχη της παραγωγικης διαδικασιας, µοιραζεται σε υποδιαδοχες (subsequences): 1. πληρωση δεξαµενης αναµιξης 2. εκπλυση σωληνωσεων πληρωσης (εισοδου) 3. αναµιξη 4. εµφιαλωση 5. πλυση δεξαµενης αναµιξης 6. πλυση σωληνωσεων εµφιαλωσης (εξοδου) Το ιδιο προβληµα παρουσιαζεται και στην αποστειρωση του τεχνητου νεφρου. AΣΚΗΣΗ: ∆ωστε το δικτυο PETRI ενος πλυντηριου.

9

Συνδέουµε συναρτήσεις παρά σύρµατα

Structure

Υλοποίηση λογικής PLC

@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@ Wiring? At the push of a button! LOGO! makes all of this a lot easier, faster, and more convenient! We have integrated everything you need in the way of tools into LOGO! – including the functions. LOGO! is not only optimally suited to a wide range of standard applications, but can also accommodate individual customer requirements, such as added convenience and energy savings. LOGO! will considerably reduce the time and effort involved in carrying out changes, expansions, and updating! All you have to do is combine the integrated functions into a new function block diagram with the push of a button. In this way, “rewiring” is as simple as can be, and requires no costly, time-consuming replacement or additions to existing hardware. From circuit diagram to the LOGO! control program Are you comfortable with traditional ladder logic? If so, the LOGO! control program will present no problem whatsoever. In the control program, straightforward symbols represent the individual functions to be used. You simply combine these ready-to-use functions to form your program. Example: After switching off switches S1 and S2, the lamp is to remain on for another 2 minutes. The figure below shows your previous circuit diagram: And this is your new control program with LOGO!: Highlights of the new series 0BA5

Hardware Enhanced LOGO! firmware 0BA5 basic devices Analog module with two 0–10 V analog outputs PI controller for temperature control Two-stage ramp control for controlling

frequency converters, for example Analog multiplexer, e.g. for illumination control New digital DM 16 expansion module Compatible with the 0BA4 generation more about the new special functions

Software Function blocks for simple control loops, ramp functions and analog multiplexers (MUX) are now also integrated in the software. For the closed-loop control function, predefined parameter sets for standard applications can be selected. Gain and integral time can be adjusted as required. Two analog values can be approached via ramps using theramp function. Acceleration and delay can be set and even the maximum output value can be specified in this case. The analog multiplexer combines binary inputs and provides up to four default analog values at the output depending on two binary inputs – for example, to control dimmersorfans. Operating & Monitoring Highlights the contrast of the display can be individually adjusted now also displays the values

of the analog inputs and outputs in the status displays The two modules: LOGO!Basic and LOGO!Pure

ΣΧΕ∆ΙΑΣΗ ΒΑΝΑΣ µε INTERLOCK

Εκτος απο τις βαννες NO, NC (Normal Open, Normal Close) εχουµε και τις βαννες FL (Fail Locked) που κλειδωνουν στην τελευταια θεση σε περιπτω-ση αστοχιας, βλ. σχ. , και τις FI (Fail Indeterminate), δηλ. αδιαφορες στην αστοχια.

Σχ. . Συνδεση interlock σε βαννα ελεγχου ροης Σχ. . Fail Locked βαννα

LTC1041

11041fa

Micropower 1.5µW (1 Sample/Second) Wide Supply Range 2.8V to 16V High Accuracy

Guaranteed SET POINT Error ±0.5mV MaxGuaranteed Deadband ±0.1% of Value Max

Wide Input Voltage Range V+ to Ground TTL Outputs with 5V Supply Two Independent Ground-Referred Control Inputs Small Size 8-Pin SO

The LTC®1041 is a monolithic CMOS BANG-BANGcontroller manufactured using Linear Technology’senhanced LTCMOS™ silicon gate process. BANG-BANGloops are characterized by turning the control elementfully ON or fully OFF to regulate the average value ofthe parameter to be controlled. The SET POINT inputdetermines the average control value and the DELTA inputsets the deadband. The deadband is always 2 x DELTA andis centered around the SET POINT. Independent controlof the SET POINT and deadband, with no interaction, ismade possible by the unique sampling input structure ofthe LTC1041.An external RC connected to the OSC pin sets the samplingrate. At the start of each sample, internal power to theanalog section is switched on for ≈ 80µs. During this time,the analog inputs are sampled and compared. After thecomparison is complete, power is switched off. Thisachieves extremely low average power consumptionat low sampling rates. CMOS logic holds the outputcontinuously while consuming virtually no power.To keep system power at an absolute minimum, a switchedpower output (VP-P) is provided. External loads, such asbridge networks and resistive dividers, can be driven bythis switched output.The output logic sense (i.e., ON = V+) can be reversed(i.e., ON = GND) by interchanging the VIN and SET POINTinputs. This has no other effect on the operation ofthe LTC1041.

BANG-BANG Controller

, LTC and LT are registered trademarks of Linear Technology Corporation.

FEATURES

APPLICATIO SU

DESCRIPTIO

U

Temperature Control (Thermostats) Motor Speed Control Battery Charger Any ON-OFF Control Loop

LTCMOS is a trademark of Linear Technology Corporation.

Ultralow Power 50°F to 100°F (2.4µW) Thermostat

Supply Current vs Sampling FrequencyTYPICAL APPLICATIO

U

1N4002(4)

0.1µF

26V AC 2-WIRE THERMOSTAT

4.32k

5k

6.81k

49.9Ω

ALL RESISTORS 1%. YELLOW SPRINGS INSTRUMENT CO., INC. P/N 44007.DRIVING THERMISTOR WITH VP-P ELIMINATES 3.8°F ERROR DUE TO SELF-HEATING

4.99k

1µF6V

+

10M

LTC1041 • TA01

56Ω

IS400nA

8

7

6

5

1

2

3

4

DELTA = 0.5°F

2N6660

†

†

LTC1041

SAMPLING FREQUENCY, fS (Hz)0.1

0.01

SUPP

LY C

URRE

NT, I

S (µ

A)

0.1

1

10

100

1000

10000

1 10 100 1000LTC1041 • TA02

10000

VS = 6V

TOTAL SUPPLYCURRENT

LTC1041 SUPPLYCURRENT

LTC1041

21041fa

ORDER PARTNUMBER

LTC1041CN8LTC1041CS8

LTC1041MJ8J8 PACKAGE8-LEAD CERDIP

TJMAX = 150°C, θJA = 100°C/W

N8 PACKAGE8-LEAD PDIP

TOP VIEW

1

2

3

4

8

7

6

5

ON / OFF

VIN

SET POINT

GND

V+

VP-P

OSC

DELTA

S8 PACKAGE8-LEAD PDIP

TJMAX = 110°C, θJA = 150°C/W (N8)TJMAX = 150°C, θJA = 150°C/W (S8)

Total Supply Voltage (V+ to V –) .............................. 18VInput Voltage ........................ (V+ + 0.3V) to (V – – 0.3V)Operating Temperature Range

LTC1041C ......................................... –40°C to 85°CLTC1041M (OBSOLETE) .................. – 55°C to125°C

Storage Temperature Range ................. – 55°C to 150°CLead Temperature (Soldering, 10 sec).................. 300°COutput Short Circuit Duration .......................Continuous

Consult LTC Marketing for parts specified with wider operating temperature ranges.

(Note 1)ABSOLUTE AXI U RATI GS

W WW U

PACKAGE/ORDER I FOR ATIOU UW

The denotes the specifications which apply over the full operatingtemperature range, otherwise specifications are at TA = 25°C. Test Conditions: V+ = 5V, unless otherwise specified.ELECTRICAL CHARACTERISTICS

TC1041M/LTC1041CSYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

SET POINT Error (Note 3) V+ = 2.8V to 6V (Note 2) ±0.3 ±0.5 mV + +

±0.05 ±0.1 % of DELTAV+ = 6V to 15V (Note 2) ±1 ±3 mV

+ +±0.05 ±0.1 % of DELTA

Deadband Error (Note 4) V+ = 2.8V to 6V (Note 2) ±0.6 ±1 mV + +

±0.1 ±0.2 % of DELTAV+ = 6V to 15V (Note 2) ±2 ±6

+ +±0.1 ±0.2 % of DELTA

IOS Input Current V+ = 5V, TA = 25°C, OSC = GND ±0.3 nA(VIN, SET POINT and DELTA Inputs)

RIN Equivalent Input Resistance fS = 1kHz (Note 5) 10 15 MΩInput Voltage Range GND V+ V

PSR Power Supply Range 2.8 16 VIS(ON) Power Supply ON V+ = 5V, VP-P ON 1.2 3 mA

Current (Note 6)IS(OFF) Power Supply OFF V+ = 5V, VP-P OFF LTC1041C 0.001 0.5 µA

Current (Note 6) LTC1041M 0.001 5 µAtD Response Time (Note 7) V+ = 5V 60 80 100 µs

ON/OFF Output (Note 8)VOH Logical “1” Output Voltage V+ = 4.75V, IOUT = –360µA 2.4 4.4 VVOL Logical “0” Output Voltage V+ = 4.75V, IOUT = 1.6mA 0.25 0.4 VREXT External Timing Resistor Resistor Connected between V+ and OSC Pin 100 10,000 kΩfS Sampling Frequency V+ = 5V, TA = 25°C, 5 Hz

REXT = 1M CEXT = 0.1µF

OBSOLETE PACKAGEConsider the N8 Package as an Alternate Source

Note 1: Absolute Maximum Ratings are those values beyond which the lifeof a device may be impaired.

Note 2: Applies over input voltage range limit and includes gainuncertainty.

LTC1041

31041fa

ELECTRICAL CHARACTERISTICSNote 3: SET POINT error ≡ – SET POINT

where VU = upper band limit and VL = lower band limit.

Note 4: Deadband error ≡ (VU – VL) – 2 • DELTA where VU = upper bandlimit and VL = lower band limit.

VU + VL

2( )

TYPICAL PERFOR A CE CHARACTERISTICS

UW

IS(ON) vs V+ Sampling Rate vs REXT, CEXT

Normalized SamplingFrequency vs V+, Temperature

Response Timevs Supply Voltage

SUPPLY VOLTAGE, V+ (V)2

0

I S(O

N) (m

A)

2

6

8

10

20

14

6 10 12

LTC1041 • TPC01

4

16

18

12

4 8 14 16

25°C

125°C

–55°C

SUPPLY VOLTAGE, V+ (V)0

(f S A

T 5V

, 25°

C)NO

RMAL

IZED

SAM

PLIN

G FR

EQUE

NCY

1.4

1.8

16

LTC1041 • TPC02

1.0

0.64 8 122 6 10 14

2.2

1.2

1.6

0.8

2.0

TA = 125°C

TA = 25°C

TA = –55°C

R = 1M, C = 0.1µF

REXT (Ω) 100k

0.1

1

10

102

SAM

PLE

RATE

, fS

(Hz)

103

1M 10M

LTC1041 • TPC03

CEXT = 1µF

CEXT = 0.1µF

CEXT = 0.05µF

CEXT = 0.01µF

CEXT = 1000pF

SUPPLY VOLTAGE, V+ (V)2

RESP

ONSE

TIM

E, t D

(µs)

200

250

300

8 12

LTC1041 • TPC04

150

100

4 6 10 14 16

50

0

TA = 25°C

Response Timevs Temperature

AMBIENT TEMPERATURE, TA (°C)–50

40

RESP

ONSE

TIM

E, t D

(µs)

50

70

80

90

50

130

LTC1041 • TPC05

60

0–25 1007525 125

100

110

120V+ = 5V

Note 5: RIN is guaranteed by design and is not tested.RIN = 1/(fS x 66pF).Note 6: Average supply current = tD • IS(ON) • fS + (1 – tD • fS) lS(OFF).Note 7: Response time is set by an internal oscillator and is independentof overdrive voltage. tD = VP-P pulse width.Note 8: Output also capable of meeting EIA/JEDEC standard B seriesCMOS drive specifications.

LTC1041

41041fa

APPLICATIO S I FOR ATIO

WU UU

The LTC1041 uses sampled data techniques to achieveits unique characteristics. It consists of two comparators,each of which has two differential inputs (Figure 1a).When the sum of the voltages on a comparator’s inputs ispositive, the output is high and when the sum is negative,the output is low. The inputs are interconnected such that

the RS flip-flop is reset (ON/OFF = GND) whenVIN > (SET POINT + DELTA) and is set (ON/OFF = V+) whenVIN < (SET POINT – DELTA). This makes a very precisehysteresis loop of 2 • DELTA centered around theSET POINT. (See Figure 1b.)

For RS < 10kΩ

The dual differential input structure is made with CMOSswitches and a precision capacitor array. Inputimpedance characteristics of the LTC1041 can bedetermined from the equivalent circuit shown in Figure 2.The input capacitance will charge with a time constant of

VP-P Output Voltagevs Load Current RIN vs Sampling Frequency

LOAD CURRENT, IL (mA)0

TYPI

CAL

OUTP

UT V

OLTA

GE D

ROP

(V+ –

VP-

P ) (V

)

0.8

0.4

0

8

LTC1041 • TPC06

1.2

1.6

2.0

0.6

0.2

1.0

1.4

1.8

21 43 6 7 95 10

V+ = 2.8V

V+ = 16V

V+ = 5V

V+ = 10V

SAMPLING FREQUENCY fS (Hz) 1

107

AVER

AGE

INPU

T RE

SIST

ANCE

, RIN

(1/f S

• 66

pF) (

Ω)

109

1011

102 10410310

LTC1041 • TPC07

108

1010

TYPICAL PERFOR A CE CHARACTERISTICS

UWLTC1041 • AI01a

OSC(6)

GND(4)

DELTA(5)

SET POINT(3)

VIN(2)

CEXT

REXT

POWER ON

VP-P(7)

V+

(8)

ON/OFF(1)

V+

V+

80µs

4

–

–+

+ COMP B

4

TIMINGGENERATOR VP-P

CIRCUIT

–

–+

+ COMP A

(a)

LTC1041 • AI01b

V+

GND0V

INPUT VOLTAGE, VIN VL VU

SET POINT

DEADBAND

DELTA – +DELTA

ON/O

FF O

UTPU

T

Figure 1. LTC1041 Block Diagram

(b)

LTC1041

51041fa

APPLICATIO S I FOR ATIO

WU UU

RS • CIN. The ability to fully charge CIN from the signalsource during the controller’s active time is critical indetermining errors caused by the input charging current.For source resistances less than 10kΩ, CIN fully chargesand no error is caused by the charging current.

For RS > 10kΩ

For source resistances greater than 10kΩ, CIN cannot fullycharge, causing voltage errors. To minimize these errors,an input bypass capacitor, CS, should be used. Charge isshared between CIN and CS, causing a small voltage error.The magnitude of this error is AV = VIN • CIN (CIN + CS). Thiserror can be made arbitrarily small by increasing CS.

The averaging effect of the bypass capacitor, CS, causesanother error term. Each time the input switches cyclebetween the plus and minus inputs, CIN is charged anddischarged. The average input current due to this isIAVG = VIN • CIN • fS, where fS is the sampling frequency.Because the input current is directly proportional to thedifferential input voltage, the LTC1041 can be said to havean average input resistance of RIN = VIN/IAVG = I/(fS • CIN).

Since two comparator inputs are connected in parallel, RINis one half of this value (see typical curve of RIN versusSampling Frequency). This finite input resistance causesan error due to the voltage divider between RS and RIN.

The input voltage error caused by both of these effects isVERROR = VIN [2CIN/(2CIN + CS) + RS/(RS + RIN)].

Example: assume fS = 10Hz, RS = 1M, CS = 1µF, VIN = 1V,VERROR = 1V(66µV + 660µV) = 726µV. Notice that most ofthe error is caused by RIN. If the sampling frequency isreduced to 1Hz, the voltage error from the inputimpedance effects is reduced to 136µV.

Figure 2. Equivalent Input Circuit

VIN

RS

CS

LTC1041 • AI01

S1

S2

CIN(≈ 33pF)

V–

LTC1041 DIFFERENTIAL INPUT

+

–

Input Voltage Range

The input switches of the LTC1041 are capable ofswitching either to the V+ supply or ground. Consequently,the input voltage range includes both supply rails. This isa further benefit of the sampling input structure.

Error Specifications

The only measurable errors on the LTC1041 are thedeviations from “ideal” of the upper and lower switchinglevels (Figure 1b). From a control standpoint, the error inthe SET POINT and deadband is critical. These errors maybe defined in terms of VU and VL.

SET POINT error V

SET POINT

deadband error V

U

U

≡ +

≡ ( )

V

V DELTA

L

L

22

–

– – •

The specified error limits (see electrical characteristics)include error due to offset, power supply variation, gain,time and temperature.

Pulsed Power (VP-P) Output

It is often desirable to use the LTC1041 with resistivenetworks such as bridges and voltage dividers. The powerconsumed by these resistive networks can far exceed thatof the LTC1041 itself.

At low sample rates the LTC1041 spends most of its timeoff. A switched power output, VP-P, is provided to drive theinput network, reducing its average power as well. VP-P isswitched to V+ during the controller’s active time (≈ 80µs)and to a high impedance (open circuit) when internalpower is switched off.

Figure 3 shows the VP-P output circuit. The VP-P outputvoltage is not precisely controlled when driving a load(see typical curve of VP-P Output Voltage vs Load Current).In spite of this, high precision can be achieved in two ways:(1) driving ratiometric networks and (2) driving fast set-tling references.

In ratiometric networks all the inputs are proportional toVP-P (Figure 4). Consequently, the absolute value of VP-Pdoes not affect accuracy.

LTC1041

61041fa

APPLICATIO S I FOR ATIO

WU UU

If the best possible performance is needed, the inputs tothe LTC1041 must completely settle within 4µs of the startof the comparison cycle (VP-P high impedance to V+

transition). Also, it is critical that the input voltages do notchange during the 80µs active time. When driving resistiveinput networks with VP-P, capacitive loading should beminimized to meet the 4µs settling time requirement.Further, care should be exercised in layout when drivingnetworks with source impedances, as seen by the LTC1041,of greater than 10kΩ (see For RS > 10kΩ).

Figure 5. Driving Reference with VP-P Output

VINIL

LTC1041 • AI05

LT1009-2.5

8

7

6

5

1

2

3

4

LTC1041SET POINT

DELTA

R2

R3

R4

R1 V+

Figure 3. VP-P Output Switch

LTC1041 • AI03

80µsCOMPARATOR ON TIME

8V+

4 7GND

Q1 P1

VP-P

Figure 4. Ratiometric Network Driven by VP-P

R3

R1

SET POINT

GND DELTA

VIN

V+

VP-P

R2

R4

R5

R6

LTC1041 • AI04

8

7

6

5

1

2

3

4

LTC1041

In applications where an absolute reference is required,the VP-P output can be used to drive a fast settlingreference. The LTC1009 2.5V reference settles in ≈ 2µsand is ideal for this application (Figure 5). The currentthrough R1 must be large enough to supply the LT1009minimum bias current (≈ 1mA) and the load current, IL.

Internal Oscillator

An internal oscillator allows the LTC1041 to strobe itself.The frequency of the oscillation, and hence the samplingrate, is set with an external RC network (see typical curve,Sampling Rate REXT, CEXT). REXT and CEXT are connectedas shown in Figure 1. To assure oscillation, REXT must bebetween 100kΩ and 10MΩ. There is no limit to the size ofCEXT.

At low sampling rates, REXT is very important indetermining the power consumption. REXT consumespower continuously. The average voltage at the OSC pinis approximately V+/2, giving a power dissipation ofPREXT = (V+/ 2)2/REXT.

Example: assume REXT = 1MΩ, V+ = 5V, PREXT =(2.5)2/106 = 6.25/µW. This is approximately four times thepower consumed by the LTC1041 at V+ = 5V andfS = 1 sample/second. Where power is a premium,REXT should be made as large as possible. Note that thepower dissipated by REXT is not a function of fS or CEXT.

If high sampling rates are needed and power consumptionis of secondary importance, a convenient way to get themaximum possible sampling rate is to make REXT = 100kΩand CEXT = 0. The sampling rate, set by the controller’sactive time, will nominally be ≈ 10kHz.

To synchronize the Sampling of the LTC1041 to anexternal frequency source, the OSC pin can be driven by aCMOS gate. A CMOS gate is necessary because the inputtrip points of the oscillator are close to the supply rails andTTL does not have enough output swing. Externally driven,there will be a delay from the rising edge of the OSC inputand the start of the sampling cycle of approximately 5µs.

LTC1041

71041fa

Battery Charger

TYPICAL APPLICATIO S

U

LTC1041 • TA04

13Ω

0.1µF

SCR FIRES AT ZERO CROSSING.SET BATTERY VOLTAGE. BATTERY ISMEASURED WITH ZERO CHARGE CURRENT

100µF

1N4022

100k

1N4002

1N4002

36.5k

10k

40k

2kΩ

2.21k

OUT

24V1A

IN

12VLEADACID

GE 106B†

UTC D0T20

74C00

74C00

V+

74C00

89

†

8

7

6

5

1

2

3

4

LTC1041

LT1019-55V

115VAC60 Hz

*

+

Information furnished by Linear Technology Corporation is believed to be accurate and reliable.However, no responsibility is assumed for its use. Linear Technology Corporation makes no represen-tation that the interconnection of its circuits as described herein will not infringe on existing patent rights.

Motor Speed Controller

320k 24k 20k

500ΩDEADBAND

3kSPEED

DEMAND

LT1009

1.1k

320pF

V+

LTC1041 • TA03

1N4002

TACH

8

7

6

5

1

2

3

4

LTC1041

V+

MOTOR*

100k 10k

2N6387

*CANNON CKT26-T5-3SAE

LTC1041

81041fa

U

PACKAGE DESCRIPTIO

Linear Technology Corporation1630 McCarthy Blvd., Milpitas, CA 95035-7417(408) 432-1900 FAX: (408) 434-0507 www.linear.com

LW/TP 1202 1K REV A • PRINTED IN USA

LINEAR TECHNOLOGY CORPORATION 1985

N8 Package8-Lead PDIP (Narrow .300 Inch)(Reference LTC DWG # 05-08-1510)

.016 – .050(0.406 – 1.270)

.010 – .020(0.254 – 0.508)

× 45°

0°– 8° TYP.008 – .010

(0.203 – 0.254)

SO8 0502

.053 – .069(1.346 – 1.752)

.014 – .019(0.355 – 0.483)

TYP

.004 – .010(0.101 – 0.254)

.050(1.270)

BSC

1

N

2 3 4

N/2

.150 – .157(3.810 – 3.988)

NOTE 3

8 7 6 5

.189 – .197(4.801 – 5.004)

NOTE 3

.228 – .244(5.791 – 6.197)

.245MIN

N

1 2 3 N/2

.160 ±.005

RECOMMENDED SOLDER PAD LAYOUT

.045 ±.005 .050 BSC

.030 ±.005 TYP

INCHES(MILLIMETERS)

NOTE:1. DIMENSIONS IN

2. DRAWING NOT TO SCALE3. THESE DIMENSIONS DO NOT INCLUDE MOLD FLASH OR PROTRUSIONS. MOLD FLASH OR PROTRUSIONS SHALL NOT EXCEED .006" (0.15mm)

S8 Package8-Lead Plastic Small Outline (Narrow .150 Inch)

(Reference LTC DWG # 05-08-1610)

N8 1002

.065(1.651)

TYP

.045 – .065(1.143 – 1.651)

.130 ± .005(3.302 ± 0.127)

.020(0.508)

MIN.018 ± .003(0.457 ± 0.076)

.120(3.048)

MIN

.008 – .015(0.203 – 0.381)

.300 – .325(7.620 – 8.255)

.325+.035–.015+0.889–0.3818.255( )

1 2 3 4

8 7 6 5

.255 ± .015*(6.477 ± 0.381)

.400*(10.160)

MAX

NOTE:1. DIMENSIONS ARE

INCHESMILLIMETERS

*THESE DIMENSIONS DO NOT INCLUDE MOLD FLASH OR PROTRUSIONS. MOLD FLASH OR PROTRUSIONS SHALL NOT EXCEED .010 INCH (0.254mm)

.100(2.54)BSC

J8 Package8-Lead CERDIP (Narrow .300 Inch, Hermetic)

(Reference LTC DWG # 05-08-1110)

OBSOLETE PACKAGE

J8 0801

.014 – .026(0.360 – 0.660)

.200(5.080)

MAX

.015 – .060(0.381 – 1.524)

.1253.175MIN

.100(2.54)BSC

.300 BSC(7.62 BSC)

.008 – .018(0.203 – 0.457)

0° – 15°

.045 – .065(1.143 – 1.651)

.045 – .068(1.143 – 1.650)

FULL LEADOPTION

.023 – .045(0.584 – 1.143)

HALF LEADOPTION

CORNER LEADS OPTION (4 PLCS)

.005(0.127)

MIN

.405(10.287)

MAX

.220 – .310(5.588 – 7.874)

1 2 3 4

8 7 6 5

.025(0.635)

RAD TYP

NOTE: LEAD DIMENSIONS APPLY TO SOLDER DIP/PLATE OR TIN PLATE LEADS