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Halbleiterdaten

Eigenschaft Symbol Einheit Silizium GaAs

Atomradius − nm 0,117 -

Atomdichte N cm−3 5,0 · 1022 2,2 · 1022

spez. Dichte (20C) γ g/cm−3 2,3 5,35

Gitterkonstante (20C) a0 nm 0,543 0,565

Schmelzpunkt − C 1420 1240

spez. Warme c J/(gK) 0,7 0,35

Warmeleitfahigkeit κ W/(cmK) 1,41 0,455

Intrinsische Dichte ni cm−3 1,5 · 1010 1,8 · 106

Eigenleitfahigkeit σi S/cm 4,4 · 106 −

Relative 12(Si)

Dielektrizitatskonstante εr − 3,92(SiO2) −

Bandabstand Wg eV 1,12 1,43

eff. Masse

Elektronen mn − 0,33 ·m0 0,067 ·m0

Locher mp − 0,56 ·m0 0,5 ·m0

Diffussionskonstante

Elektronen Dn cm2/s 35 220

Locher Dp cm2/s 12,5 12

Austrittspotential

Elektronen φ V 3,78 3,57

Beweglichkeit bei schwacher Dotierung

Elektronen µn cm2/Vs 1500 8500

Locher µp cm2/Vs 450 480

eff. Zustandsdichte

Elektronen NL cm−3 2,8 · 1019 0,047 · 1019

Locher NV cm−3 1,1 · 1019 0,7 · 1019

Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben.

Physikalische Konstanten

Konstante Symbol, Wert und Einheit

Temperaturspannung UT =k · T

e= 25,9 mV ·

(T

300K

)Elementarladung e = 1,602 · 10−19 As

Boltzmann-Konstante k = 8,62 · 10−5eV/K = 1,38 · 10−23 J/K

Ruhemasse des Elektrons m0 = 9,11 · 10−31 kg = 0,911 · 10−34 VAs3/cm2

Dielektrizitatskonstante des Vakuums ε0 = 8,85 · 10−14 As/Vcm

Planck’sches Wirkungsquantum h = 6,625 · 10−34 Ws2

bzw. h = h/2π = 1,05 · 10−34 Js

Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 konnen unabhangig voneinander gelost werden!Bei Multiple-Choice Aufgaben fuhren falsche Kreuze zu Punktabzug!

1.1 Kreuzen Sie wahr (W) oder falsch (F) an:

W F

© © Die Verlustleistung eines Prozessors steigt quadratisch mit der Spannung an.

© © FPGAs sind schneller als ASICs, weil sie mehr SRAM enthalten.

© © Der ”Die Yield” ist abhangig von der Flache des Chips.

© © CMOS Technologie verwendet man nur in digitalen Schaltungen.

1.2 Nennen Sie zwei Vorteile von CMOS Technologie in Integrierten Digitalschaltung ge-genuber anderen Technologien:

1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

CMOS-Inverter

Versorgungsspannung: UDD = 1,8 VSchwellenspannungen: Uth,n = −Uth,p = 0,3 VTransistorkenngroße: kn = 2 · kp = 2 mA

V2

1.3 a) Zeichnen Sie in Abb. 1.2 die Dotierungen (n, p, n+, p+) ein und verschalten Sie dieTransistoren so, dass ein Inverter entsteht!

b) Berechnen Sie den Umschaltpunkt (Us) des Inverters!

c) Zeichnen Sie in Abb. 1.3 die statische Ubertragungskennlinie zwischen der Aus-gangsspannung (Ua) und der Eingangsspannung (Ue)!

d) Fullen Sie die Tablle in Abb. 1.4 mit Transistorzustand (gesperrt, linear, abge-schnurt) aus!

e) Gegeben in Abb. 1.5 ist Ue. Zeichnen sie Ua!

Integrierte Digitalschaltungen F09 - Seite 3 von 24

Aufgabe1

1.4 Nun wird ein zusatzlicher Inverter entsprechend Abb. 1.1 eingefugt, dessen Transis-torweiten um den Faktor α skaliert sind.

Eingangskapazitat von Inverter 2: Cein = 10 fFeff. wirksame Ausgangskapazitat des Inverters: Caus = 7 fFLastkapazitat: CFO2 = 2 · CFO1 = 70 fF

a) Geben Sie die wirksame LastKapazitat des 1. Inverters CL1 und des 2. InvertersCL2 an!

b) Geben Sie die Verzogerungszeit des 1. Inverters tp1 und des 2. Inverters tp2 undder ganzes Schaltung tp an!

c) Dimensionieren Sie α so, dass tp1 und tp1 gleich sind!

d) Geben Sie die maximale Schaltfrequenz fmax der gesamten Schaltung an!

1CFO2

Inverter 1 Inverter 2

CFO1

α

Abb. 1.1: Inverterkette zum Treiben von CFO2


Aufgabe1

p

AU DDUSSU EU

Abb. 1.2: Querschnitt eines CMOS-Inverters

T1

T2

UDD

UaUe

T1

T2

UDD

Ue Ua

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ue

Ua

UaUe

T1

T2

UDD

0,8

0,8

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ua

Ue

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ue

Abb. 1.3: Ubertragungskennlinie


Aufgabe1

Ue < 0,3 0,3 < Ue < Us Us Us < Ue < 1,5 1,5 < Ue < 1,8

T1

T2

Ue < 0,3 0,3 < Ue < Us Us Us < Ue < 1,5 1,5 < Ue < 1,8

T1

T2

gesperrt

linear

abgeschnürt

abgeschnürt

abgeschnürt

linear

linear

abgeschnürt

linear

gesperrt

Abb. 1.4: Betriebszustande der Transistoren

0,3

0,6

0,9

1,2

1,5

1,8

tt0 t1

0,3

0,6

0,9

1,2

1,5

1,8

tt0 t1

0,3

0,6

0,9

1,2

1,5

1,8

t

Ue

t0 t1

0,3

0,6

0,9

1,2

1,5

1,8

t

Ua

t0 t1

tLHtHL

Ue Ua

Abb. 1.5: Eingangs und Ausgangs Signale


Aufgabe1

Zusatzblatt zur Aufgabe


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

2.1 Gegeben ist ein Teil einer Logikschaltung in Abb. 2.1.

a) Wie wird diese Schaltungstechnik genannt?

b) Geben Sie die Funktionsgleichung Q an!

c) Zeichnen Sie das fehlende Netzwerk 2 in den rechten Kasten der Abb. 2.1!

d) Handelt es sich bei dem Netzwerk 2 um ein Pull-Up- oder um ein Pull-Down-Netzwerk? Begrunden Sie ihre Antwort!

e) Mit welchem Knoten (Gate, Drain, Source, VDD oder GND) sind die Bulk-Anschlusse der Transistoren im Netzwerk 1 bei integrierten Schaltungen in derRegel verbunden? Begrunden Sie ihre Antwort!

VDD

Q

Netzwerk 2

D

ECB

A

Netzwerk 1

GND

Q

Abb. 2.1: Logikschaltung


Aufgabe2

2.2 Im Folgenden soll das Ubertragungsverhalten einer logischen Funktion betrachtet wer-den. Verwenden Sie dazu die Naherungen des einfachen RC-Modells! Fur die Tran-sistoren gelten folgende Werte:

CGS,n = CGD,n = CSB,n = CDB,n = = 12Cox,n = 5 fF

CGS,p = CGD,p = CSB,p = CDB,p = = 12Cox,p = 15 fF

Rn = Rp = 350 Ω

a) Beschreiben Sie zunachst mit Worten, wie die folgenden Zeiten eines logischenGatters definiert sind!

1. Verzogerungszeit2. Anstiegszeit3. Abfallzeit

b) Wie wird die logische Funktion der Grundschaltung in Abb. 2.2 genannt?

VDD

Q1

GND

E1

E2

K

T1 T2

T3

T4

Abb. 2.2: Grundschaltungen

c) Welche Potentiale liegen an den Knoten Q1 und K fur den Zustand (E1,E2)=(1,1)an?

d) Welche Potentiale liegen an den Knoten Q1 und K fur den Zustand (E1,E2)=(1,0)an?


Aufgabe2

e) Zeichnen Sie das Baumdiagramm fur den Schaltzustand (1,0)!f) Geben Sie die effektiv wirksamen Kapazitaten an den Knoten Q1 und K als Funk-

tion von Cox,p,n an, die bei einem Zustandswechsel von (1,1) auf (1,0) umgeladenwerden! Die Lastkapazitat am Ausgang des Gatters betragt CL=20 fF!Hinweis: Berucksichtigen Sie den Miller-Effekt!

g) Berechnen Sie die Umladezeit (tHL bzw. tLH) des Gatters in Abb. 2.2 bei einemZustandswechsel von (E1,E2)=(1,1) auf (1,0)!

2.3 Die logische Funktion in Abb. 2.3 b) soll mit Hilfe dreier Logikgatter realisiert wer-den. Dabei wird Logikgatter 1 durch die in Abb. 2.2 dargestellte Schaltung realisiertund Logikgatter 2 durch die in Abb. 2.3 a) dargestellte Schaltung. Die Umladezeiten(Verzogerungszeit, Anstiegszeit, Abfallzeit) von Logikgatter 3 sollen als beliebig kurzangesehen werden.

Q1

E1

E2

Q2

E3

E4

Q

Logik-gatter 1

Logik-gatter 2

=1

Logikgatter 3

VDD

Q2

GND

E3

E4

T5

T6

T7 T8

a) b)

Abb. 2.3: Logikgatter a) und Schaltung aus logischen Gattern b)

a) Wie wird die logische Funktion des Logikgatters 3 in Abb. 2.3 genannt?b) Zeichnen Sie den Verlauf der Spannung von Q1 in Abb. 2.4 b) ein!

Hinweis: Falls Sie Aufgabenpunkt 2.2 g) nicht losen konnten verwenden Sie eineUmladezeit von 75 ps

c) Die Umladezeit von Logikgatter 2 bei einem Zustandswechsel von (E3,E4)=(1,0)auf (0,0) betragt 150 ps. Zeichnen Sie den Verlauf der Spannung von Q2 in Abb.2.4 ein! Gehen Sie von einem linearen Umladevorgang aus.

d) Zeichnen Sie den Verlauf der Spannung von Q in Abb. 2.4 ein. Die Schaltschwelledes Logikgatters 3 liegt bei UDD/2!

e) Durch welche schaltungstechnische Maßnahme kann das Problem dieser Schal-tung gelost werden?


Aufgabe2

E1

E2

E3

E4

Q1

Q2

Q

0 50 ps 100 ps 150 ps 200 ps

Abb. 2.4: Signalverlaufe


Aufgabe2



Aufgabe3

Aufgabe 3: Arithmetische Operationen, Schaltwerke und Speicher (25Punkte)

Hinweis: Die beiden Unterpunkte dieser Aufgabe konnen unabhangig voneinander gelostwerden.

3.1 In diesem Aufgabenteil soll ein 4 bit Addierer entwickelt werden: Es gelten die Verzoge-rungszeiten in Tabelle 3.

Komponente Parameter Zeit t [ns]HA und VA tcarry 0,4

tsum 0,6Flip-Flops tsetup 0,25

thold 0,1tc−q 0,75

Abb. 3.1: Parameter der arithmetischen Gatter und Flip-Flops

Wichtig: Beachten Sie, dass die Eingangswerte des Addierers aus Flip-Flops kom-men und auch das Ergebnis in Flip-Flops gespeichert wird.

a) Verschalten Sie die arithmetischen Zellen in Abb. 3.2 so, dass ein Carry-Ripple-Addierer entsteht! Kennzeichen Sie die Eingange A(0-3), B(0-3) und die AusgangeS(0-4)!

Abb. 3.2: Arithmetische Zellen

b) Zeichnen Sie einen kritischen Pfad des Addierers in Abb.3.2.

c) Durch Einfugen eines Flip-Flops soll der kritische Pfad verkurzt werden. Wie nenntman diese Technik?

d) An welcher Stelle muss das Flip-Flop eingefugt werden, um den kritischen Pfad zuminimieren?


Aufgabe3

e) Zur Synchronisation mussen noch zusatzliche Flip-Flops eingefugt werden. Skiz-zieren Sie den resultierenden Addierer in Abb. 3.3! Verbinden Sie die Schaltungmit den Eingangs- und Ausgangs Flip-Flops!

Abb. 3.3: Addierer mit Pipeline Stufe

f) Markieren Sie den kritischen Pfad in Ihrer Skizze. Mit welcher maximalen Frequenzkann die synchronisierte Schaltung getaktet werden?

g) Wie lange dauert es bei dieser Taktfrequenz und mit der synchronisierten Schal-tung eine Addition durchzufuhren? Wie lange dauert es 10 Additionen durch-zufuhren?

3.2 Dieser Aufgabenpunkt beschaftigt sich mit der SRAM- Zelle im Lesebetrieb. Die Bit-leitungen BL und BL werden auf UDD = 2 V vorgeladen. Die Bitleitungen BL und BLbesitzen jeweils eine Kapazitat CBL = 3 pF. Fur die Transistoren gelten die folgendenParameter: Uth = 0,2 V, L = 100 nm, tox = 5 nm, εr,ox = 7, µn = 200 cm2/Vs.

a) Verschalten Sie die Transistoren in Abb.3.4 zu einer SRAM-Zelle! KennzeichnenSie die p-Transistoren!


Aufgabe3

Abb. 3.4: Eine CMOS-SRAM-Zelle

b) Welches Verhaltnis der Transistorparameter ist beim Auslesen der SRAM-Zellewichtig? Begrunden Sie ihre Antwort!

c) Im Folgenden soll in der SRAM-Zelle der Wert Q = 1 gespeichert sein. Tragen Siedie Betriebszustande der Transistoren fur den Moment in Tabelle 3.5 ein, in demWL = 1 gesetzt wird.

Transistor BetriebszustandT1T2T3T4T5T6


d) Welche Transistoren fuhren unter diesen Bedingungen Strom?

e) Der eingesetzte Leseverstarker kann den gespeicherten Wert bei einer Span-nungsdifferenz ∆U von 0,1 V erkennen. Dimensionieren Sie die TransistorweitenW5 und W6 so, dass ein Wert innerhalb von 0,5 ns nach dem Aktivieren der Pass-Transisitoren erkannt wird! Hierzu kann vereinfachend angenommen werden, dassW1, W2, W3, W4 >> W5, W6 sind.


Aufgabe3

f) Berechnen Sie die Leistung, die durch Umladen der Bitleitungskapazitaten CBL undCBL verbraucht wird, wenn Werte mit einer Frequenz fmax = 500 MHz gelesenwerden! Hierbei ist zu beachten, dass die Bitleitungen vollstandig entladen werden.


Aufgabe3



Aufgabe4

Aufgabe 4: VHDL und Hochintegration (20 Punkte)

In dieser Aufgabe werden grundlegende Kenntnisse der HardwarebeschreibungsspracheVHDL und ihre Anwendung auf den Entwurf mikroelektronischer Schaltungen gepruft.

4.1 In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. Bit-te kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-Antworten eindeutig!Pro Aufgabe konnen auch mehrere Antworten richtig sein! Falsche Kreuze fuhren zuPunktabzug!

a) Geben Sie an, welche der folgenden Aussagen zu VHDL wahr sind:

© VHDL steht fur Very High-level Design Language.© VHDL kann auf der Register-Transfer-Ebene des Y-Diagramms von Gajski ver-

wendet werden.© In VHDL konnen alle Sprachkonstrukte synthetisiert werden.© Eine VHDL-Beschreibung besitzt immer eine Entity.© Die Beschreibung paralleler Anweisungen ist ein Grundprinzip von VHDL.

b) Geben Sie an, welche der folgenden Aussagen zu Prozessen wahr sind:

© Alle Prozesse einer Architecture werden nebenlaufig, Anweisungen innerhalbeines Prozesses sequentiell ausgefuhrt.

© Zum Austausch von logischen Werten zwischen Prozessen konnen Signaleund Variablen eingesetzt werden.

© Prozesse sind Teil einer Datenflussbeschreibung.© Die ’if’-Anweisung darf nur in Prozessen verwendet werden.© Bei einer Simulation erfolgt die Steuerung der Prozesse uber eine Liste sensi-

tiver Signale oder uber WAIT-Anweisungen.

c) Geben Sie an, welche der folgenden Aussagen zu Signalen wahr sind:

© Signale werden in der Architecture deklariert und sind dort uberall verwendbar.© Bei der Deklaration von Signalen muss ein Richtungsmodus (z.B. in oder out)

angegeben werden.© Fur Signale konnen nur die Datentypen std_logic, bzw. std_logic_vector

verwendet werden.© Variablenwerte konnen Signalen zugewiesen werden.© Signalwerte konnen Variablen zugewiesen werden.

d) Geben Sie an, welche der folgenden Aussagen zur Architecture wahr sind:

© In der Architecture wird die Funktion der Schaltung beschrieben.


Aufgabe4

© In der Architecture werden die Ein- und Ausgange deklariert.© Fur die Architecture gibt es drei verschiedene Beschreibungsformen.© Eine Architecture besitzt maximal einen Prozess.© In der Architecture konnen Generics verwendet werden.

e) Geben Sie an, welche der folgenden Aussagen zur Verhaltensbeschreibung wahrsind:© Das Einbinden von Komponenten ist ein wesentliches Merkmal der Verhaltens-

beschreibung.© Die Verwendung von Prozessen ist ein wesentliches Merkmal der Verhaltens-

beschreibung.© Die Verhaltensbeschreibung ist die einzige Beschreibungsform, die syntheti-

sierbar ist.© Bei einer Verhaltensbeschreibung wird keine Configuration benotigt.© Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellung einer Test-

bench verwendet.f) Gegeben ist die folgende VHDL-Beschreibung:

entity logik is

port(

clk,A,B,C : in std_logic;

Q : out std_logic);

end entity logik;

architecture ARCH of logik is

begin

PROZ: process(clk)

variable TEMP: std_logic;

begin

if clk’event and clk=’1’ then

TEMP := A and B;

Q <= TEMP and C;

end if;

end process PROZ;

end architecture ARCH;

Geben Sie an, welche der folgenden Aussagen zutreffend sind:© Der Ausdruck process(clk) bedeutet, dass der Prozess PROZ auf das Taktsi-

gnal clk sensitiv ist und bei einer Anderung des Signalwertes von clk aktiviertwird.

© Die Verwendung von if clk’event and clk=’1’ then bedeutet, dass es sichum einen zur positiven Flanke des Taktsignals clk synchronen Prozess han-delt.


Aufgabe4

© Der Quellcode beschreibt die UND-Verknupfung der Eingange A, B und C, diedirekt an den Ausgang Q gegeben wird.

© Der Quellcode beschreibt die UND-Verknupfung der Eingange A, B und C, dieuber ein D-Flipflop an den Ausgang Q gegeben wird.

© Der Quellcode beschreibt die UND-Verknupfung der Eingange A und B, dieuber ein D-Flipflop mit dem Eingang C UND-verknupft ist. Das Ergebnis wirduber ein weiteres D-Flipflop an den Ausgang Q gegeben.

4.2 Der Datentyp std_logic kann u.a. die Werte ’0’, ’1’, ’X’, ’U’ und ’Z’ annehmen.Erganzen Sie in der Tabelle den resultierenden Signalwert, der sich beim gleichzeiti-gen Zugriff zweier Signaltreiber (ST1 und ST2) ergibt.

’0’

’1’

’Z’

ST2

ST1’0’ ’1’ ’Z’

4.3 Gegeben ist die folgende VHDL-Beschreibung mit dem Ausgang d. Der Initialwert derSignal a ist ’U’. Lesen Sie den Code sorgfaltig und kreuzen Sie zutreffendes an (falschgesetzte Kreuze fuhren zu Punktabzug):

Hinweis: Beachten Sie, dass es sich bei a um ein Signal und nicht um eine Variablehandelt!

architecture verhalten of logik is

signal a : std_logic;

begin

process (a)

begin

a <= ’1’;

if (a = ’1’) then

d <= ’0’;

else

a <= ’0’;

d <= ’1’;

end if;

end process;


Aufgabe4

WAHR FALSCH© © Wenn der Code ausgefuhrt wird, ist die Abfrage if (a = ’1’)

wahr.

© © Wenn der Code ausgefuhrt wird, ist der endgultige Wert desSignals a eine logische ’0’.

© © Wenn der Code ausgefuhrt wird, ist der endgultige Wert desAusgangs d eine logische ’1’.

4.4 Gegeben ist im Folgenden die Verhaltensbeschreibung der Komponente logik, derenSchnittstellen in Abb.4.1 dargestellt sind.

ABCD

logik Y

Abb. 4.1: Komponente logik

Teil des Quelltextes logik.vhd:


begin

LOGIK: process(A,B,C,D)

variable M, N, P, Q : std_logic;

begin

M := B or D;

P := B and D;

N := C and M;

Q := not (N or P);

Y <= not (A xor Q);

end process LOGIK;

end verhalten;

a) Erstellen Sie fur die Komponente logik die zugehorige entity! Nutzen Sie dabeiden Datentyp std_logic.

b) Bauen Sie die Komponente logik aus den in Abb. 4.2 zur Verfugung stehendenGattern zusammen und zeichnen Sie sie in den Kasten in Abb. 4.3 ein! BeschriftenSie dabei auch die Schaltungspunkte M, N, P und Q!


Aufgabe4

& 11

Abb. 4.2: Mehrfach zur Verfugung stehende Gatter: AND, XNOR, OR und NOR

A

B

D

CY

Abb. 4.3: Schaltungsteil logik (Kasten)

c) Geben Sie zu allen moglichen Kombinationen der Eingangsignale den korrektenlogischen Wert des Signals Y an!


Aufgabe4

A B C D M N P Q Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1


Aufgabe4



Aufgabe1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 konnen unabhangig voneinander gelost werden!Bei Multiple-Choice Aufgaben falsche Kreuze fuhren zu Punktabzug!

1.1 Kreuzen Sie wahr (W) oder falsch (F) an:

W F

⊗ © Die Verlustleistung eines Prozessors steigt quadratisch mit der Spannung an.

© ⊗FPGAs sind schneller als ASICs, weil sie mehr SRAM enthalten.

⊗ © Der ”Die Yield” ist abhangig von der Flache des Chips.

© ⊗CMOS Technologie verwendet man nur in digitalen Schaltungen.

1.2 Nennen Sie zwei Vorteile von CMOS Technologie in integrierten Digitalschaltungengegenuber anderen Technologien:

1.nahezu keine Stromaufnahme ohne Zustandsanderung

2.sehr niedrige Kosten

3.gute Rauscheigenschaften

CMOS-Inverter

Versorgungsspannung: UDD = 1,8 VSchwellenspannungen: Uth,n = −Uth,p = 0,3 VEingangskapazitat von Inverter 2: Cein = 10 fFeff. wirksame Ausgangskapazitat des Inverters: Caus = 7 fFTransistorkenngroße: kn = 2 · kp = 2 mA

V2

Lastkapazitat: CFO2 = 2 · CFO1 = 70 fF

1.3 a) siehe Abbildung 1.2

b) IDn = −IDp

Beide nMOS und pMOS Transistoren sind im Abschnurbereich

kn2 · (UGS − Utn)2 = kp

2 · (UGS − Utp)2

Ue − Utn = 1√2· (−Ue + UDD + Utp)

Ue = Us = 0,8V


Aufgabe1

c) siehe Abbildung1.3

d) siehe Abbildung1.4

e) siehe Abbildung1.5

1CFO2

Inverter 1 Inverter 2

CFO1

α

Abb. 1.1: Inverterkette zum Treiben von CFO2

f) CL1 = α · Caus + CFO1 + 1 · Cein = (7 · α + 45) fFCL2 = 1 · Caus + CFO2 = 1 · 7 fF + 70 fF = 77 fF

g) Rp = 2 · Rn

Rn =1

kn · (UDD − Uth,n)

=1

2 mAV2 · (1,8− 0,3) V

= 333 Ω (1.1)

(1.2)

tp1 =12· 0,69 · 3 · Rn

α· CL1

=32· 0,69 · 333 Ω · 7 · α + 45

αfF

= 344,7 Ω · 7 · α fF + 45 fFα

(1.3)

(1.4)

tp2 =32· 0,69 · 333 Ω · CL2

= 334,7 Ω · 77 fF = 26,4 ps (1.5)(1.6)

tp = tp1 + tp2


Aufgabe1

h)

tp1 = tp2 (1.7)7 · α + 45

α= 77

α = 0,64 , CL1 = 49,5fF (1.8)

i)

fmax = min(fmax,1, fmax,2) (1.9)(1.10)

Rp = 2 · Rn

fmax =1

tHL + tLH(1.11)

fmax,1 =1

3 · 2,2 · 333 Ω · 49,5 fF= 9,2 GHz (1.12)

fmax,2 =1

3 · 2,2 · 333 Ω · 77 fF= 5,9 GHz (1.13)

(1.14)fmax = min(9,2 ; 5,9) = 5,9 GHz

(1.15)

p n

p+ n+ n+ p+ n+p+

AU DDUSSU EU

Abb. 1.2: Querschnitt eines CMOS-Inverters


Aufgabe1

T1

T2

UDD

UaUe

T1

T2

UDD

Ue Ua

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ue

Ua

UaUe

T1

T2

UDD

0,8

0,8

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ua

Ue

0 0,3 0,6 0,9 1,2 1,5 1,8

0,3

0,6

0,9

1,2

1,5

1,8

Ue

Ua

Abb. 1.3: Ubertragungskennlinie

Ue < 0,3 0,3 < Ue < Us Us Us < Ue < 1,5 1,5 < Ue < 1,8

T1

T2

Ue < 0,3 0,3 < Ue < Us Us Us < Ue < 1,5 1,5 < Ue < 1,8

T1

T2

gesperrt

linear

abgeschnürt

abgeschnürt

abgeschnürt

linear

linear

abgeschnürt

linear

gesperrt

Abb. 1.4: Betriebszustande des Transistors

0,3

0,6

0,9

1,2

1,5

1,8

tt0 t1

0,3

0,6

0,9

1,2

1,5

1,8

tt0 t1

0,3

0,6

0,9

1,2

1,5

1,8

t

Ue

t0 t1

0,3

0,6

0,9

1,2

1,5

1,8

t

Ua

t0 t1

tLHtHL

Ue Ua

Abb. 1.5: Eingangs- und Ausgangssignale


Aufgabe2

Aufgabe 2: CMOS-Logik (25 Punkte)

2.1 a) Differential Cascade Voltage Switch Logic (DCVSL)

b) Q kann direkt abgelesen werden:

Q = D · E + A · (B + C)

c) Bei der DCVSL-Technik sind Netzwerk 1 und Netzwerk 2 komplementar zueinan-der. Daher ist Q zu bestimmen:

Q = D · E + A · (B + C)...= (D + E) · (A + B · C)

Siehe Abb. 2.1!

d) Es handelt sich beim Netzwerk 2 um ein Pull-Down-Netzwerk, da es den AusgangQ auf niedrigstes Potenzial zieht, wenn ein leitender Pfad existiert.

e) Bei integrierten Schaltungen ist der Bulk-Anschluss der n-Kanal-Transistoren in derRegel mit dem niedrigsten Potential, also GND verbunden und jener der p-Kanal-Transistoren mit dem Hochten, also VDD. Fur den Fall, dass die Transistoren inseparaten Wannen realisiert werden, konnen diese auch mit ihrem Source verbun-den werden. Es ist aber stets darauf zu achten, dass die Dioden zwischen den Dif-fusionsgebieten (Source und Drain) und der Wanne (p-dotiert beim n-Kanal- undn-dotiert biem p-Kanal-Transistor) nicht in Flussrichtung gepolt werden, da sonstein hoher Strom fließen kann, der eventuell zu einer Zerstorung der Komponentefuhrt.

2.2 a) Beschreiben Sie zunachst mit Worten, wie die folgenden Zeiten eines logischenGatters definiert sind!

1. Verzogerungszeit: Andert sich die Ausgangsspannung auf Grund einesSpannungswechsels an einem Eingang (Signal oder Takt), so beschreibt dieVerzogerungszeit die Dauer zwischen den Zeitpunkten bei denen die Ein- undAusgangsspannungen gerade 50 % des maximalen logischen Pegels aufwei-sen.

2. Anstiegszeit: Wechselt das Signal am Ausgang einer Schaltung seinen Pe-gel, so beschreibt die Anstigszeit die Dauer zwischen den Zeitpunkten zu de-nen die Ausgangsspannung 10 % und 90 % des maximalen logischen Pegelsaufweist.


Aufgabe2

VDD

Q

Netzwerk 2

D

ECB

A

D E

A

B

C

Netzwerk 1

GND

Q

Abb. 2.1: Logikschaltung

3. Abfallzeit: Wechselt das Signal am Ausgang einer Schaltung seinen Pegel,so beschreibt die Anstigszeit die Dauer zwischen den Zeitpunkten zu denen dieAusgangsspannung 90 % und 10 % des maximalen logischen Pegels aufweist.

b) NAND-Gatter

c) Fur den Zustand (E1,E2)=(1,1): Q1 = 0, K = 0

d) Fur den Zustand (E1,E2)=(1,0): Q1 = 1, K = 1

e) siehe Abb. 2.2 a)!

f)

CQ1 = CL + 2 · CGD,p1 + CDB,p1 + CGD,p2 + CDB,p2 + CGD,n3 + CDB,n3

= CL +52· Cox,p + Cox,n

= 20 fF + 75 fF + 10 fF= 105 fF

CK = CGS,n3 + CSB,n3 + 2 · CGD,n4 + CDB,n4

=52· Cox,n

= 25 fF


Aufgabe2

E1

E2

E3

E4

Q1

Q2

Q

0 50 ps 100 ps 150 ps 200 ps

Q1

Rn3

Rp1

VDD

CQ1

CK

b)a)

Abb. 2.2: Signalverlaufe

g)

⇒ tLH = 2,2 · [Rp1 · (CQ1 + CK)]= 2,2 · 350 Ω · (105 fF + 25 fF)= 100 ps

2.3 a) XOR

b) Siehe Abb. 2.2!

c) Siehe Abb. 2.2!

d) Siehe Abb. 2.2!

e) Das Problem der Falschauswertung am Ausgang des Logikgatters 3 kommt durchdie stark unterschiedlichen Aufladezeiten der Logikgatter 1 und 2 zustande. AlsLosung konnen folgende Ansatze dienen:

• Reduzierung der Aufladezeit des NOR-Gatters bzw. Vergroßerung der Aufla-dezeit des NAND-Gatters durch Anderung der Dimensionierungen der Transi-toren.• Flip-Flops zwischen den Logikgattern 1 und 3 bzw. 2 und 3 platzieren. Da-durch ergeben sich in etwa gleich große Umladezeiten.


Aufgabe3

Aufgabe 3: Arithmetische Operationen, Schaltwerke und Speicher (25Punkte)

3.1 Wichtig: Beachten Sie, das die Eingangswerte des Addierers aus Flip-Flops kommenund auch das Ergebnis in Flip-Flops gespeichert wird.

a)

b)

c) Pipelining

d) Auf dem Carry-Pfad zwischen VA1 und VA2.

e)

f)

tCRA = tc−q + tsum + tcarry + thold

= 0,75 ns + 0,6 ns + 0,4 ns + 0,25 ns= 2 ns


Aufgabe3

fmax =1

tcra

=1

2ns= 500 MHz

g) 1 Addition ⇒ 2 Takte ⇒ 4 ns10 Additionen ⇒ 11 Takte ⇒ 22 ns

3.2 a)

b) Das Cell-Ratio Verhaltnis: CR = W1/L1W5/L5

Durch geeignetes dimensionieren der Transistoren lasst sich sicherstellen, dassdie Zelle nicht umkippt und ihren Wert wechselt.

c) →

Transistor BetriebszustandT1 linearT2 gesperrtT3 gesperrtT4 linearT5 abgeschnurtT6 gesperrt



Aufgabe3

d) T1 und T5

e) Da W1, W3 >> W5, W6 fallt keine Spannung uber den durchgeschalteten Pull-DownTransistoren ab. Der stromfuhrende Pass-Transistor befindet sich im Sattigungsbe-reich mit ID = const.

∆Q = ∆U C = ID t

=µn ε0 εr

2 tox

WL

[UGS − Uth]2 t

⇒ W =2 L tox

µn ε0 εr

∆U C(UGS − Uth)2 t

=2 · 100 nm · 5 nm

0,02 m2/V s · 8,854 · 10−12 A2s4/kg m3 · 70,1 V · 3 pF

(2 V − 0,2 V)2 · 0,5 ns≈ 149 nm

f) Unabhangig vom gespeicherten Wert wird genau eine Bitleitung je Lesevorgangumgeladen.

P = Udd I= Udd ∆Q fmax

= Udd C Udd fmax

= 2 V · 3 pF · 2 V · 500 MHz= 6 mW


Aufgabe4

Aufgabe 4: VHDL und Hochintegration (25 Punkte)

In dieser Aufgabe werden grundlegende Kenntnisse der HardwarebeschreibungsspracheVHDL und ihre Anwendung auf den Entwurf mikroelektronischer Schaltungen gepruft.

4.1 In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. Bit-te kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-Antworten eindeutig!Pro Aufgabe konnen auch mehrere Antworten richtig sein! Falsche Kreuze fuhren zuPunktabzug!

a) Geben Sie an, welche der folgenden Aussagen zu VHDL wahr sind:

© VHDL steht fur Very High-level Design Language.⊗VHDL kann auf der Register-Transfer-Ebene des Y-Diagramms von Gajski ver-wendet werden.

© In VHDL konnen alle Sprachkonstrukte synthetisiert werden.⊗Eine VHDL-Beschreibung besitzt immer eine Entity.⊗Die Beschreibung paralleler Anweisungen ist ein Grundprinzip von VHDL.

b) Geben Sie an, welche der folgenden Aussagen zu Prozessen wahr sind:⊗Alle Prozesse einer Architecture werden nebenlaufig, Anweisungen innerhalbeines Prozesses sequentiell ausgefuhrt.

© Zum Austausch von logischen Werten zwischen Prozessen konnen Signaleund Variablen eingesetzt werden.

© Prozesse sind Teil einer Datenflussbeschreibung.⊗Die ’if’-Anweisung darf nur in Prozessen verwendet werden.⊗Bei einer Simulation erfolgt die Steuerung der Prozesse uber eine Liste sensi-tiver Signale oder uber WAIT-Anweisungen.

c) Geben Sie an, welche der folgenden Aussagen zu Signalen wahr sind:⊗Signale werden in der Architecture deklariert und sind dort uberall verwendbar.

© Bei der Deklaration von Signalen muss ein Richtungsmodus (z.B. in oder out)angegeben werden.

© Fur Signale konnen nur die Datentypen std_logic, bzw. std_logic_vectorverwendet werden.⊗Variablenwerte konnen Signalen zugewiesen werden.⊗Signalwerte konnen Variablen zugewiesen werden.

d) Geben Sie an, welche der folgenden Aussagen zur Architecture wahr sind:⊗In der Architecture wird die Funktion der Schaltung beschrieben.


Aufgabe4

© In der Architecture werden die Ein- und Ausgange deklariert.⊗Fur die Architecture gibt es drei verschiedene Beschreibungsformen.

© Eine Architecture besitzt maximal einen Prozess.⊗In der Architecture konnen Generics verwendet werden.

e) Geben Sie an, welche der folgenden Aussagen zur Verhaltensbeschreibung wahrsind:© Das Einbinden von Komponenten ist ein wesentliches Merkmal der Verhaltens-

beschreibung.⊗Die Verwendung von Prozessen ist ein wesentliches Merkmal der Verhaltens-beschreibung.

© Die Verhaltensbeschreibung ist die einzige Beschreibungsform, die syntheti-sierbar ist.

© Bei einer Verhaltensbeschreibung wird keine Configuration benotigt.© Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellung einer Test-

bench verwendet.f) Gegeben ist die folgende VHDL-Beschreibung:

entity logik is

port(

clk,A,B,C : in std_logic;

Q : out std_logic);

end entity logik;

architecture ARCH of logik is

begin

PROZ: process(clk)

variable TEMP: std_logic;

begin

if clk’event and clk=’1’ then

TEMP := A and B;

Q <= TEMP and C;

end if;

end process PROZ;

end architecture ARCH;

Geben Sie an, welche der folgenden Aussagen zutreffend sind:⊗Der Ausdruck process(clk) bedeutet, dass der Prozess PROZ auf das Taktsi-gnal clk sensitiv ist und bei einer Anderung des Signalwertes von clk aktiviertwird.⊗Die Verwendung von if clk’event and clk=’1’ then bedeutet, dass es sichum einen zur positiven Flanke des Taktsignals clk synchronen Prozess han-delt.


Aufgabe4

© Der Quellcode beschreibt die UND-Verknupfung der Eingange A, B und C, diedirekt an den Ausgang Q gegeben wird.⊗Der Quellcode beschreibt die UND-Verknupfung der Eingange A, B und C, dieuber ein D-Flipflop an den Ausgang Q gegeben wird.

© Der Quellcode beschreibt die UND-Verknupfung der Eingange A und B, dieuber ein D-Flipflop mit dem Eingang C UND-verknupft ist. Das Ergebnis wirduber ein weiteres D-Flipflop an den Ausgang Q gegeben.

4.2 Der Datentyp std_logic kann u.a. die Werte ’0’, ’1’, ’X’, ’U’ und ’Z’ annehmen.Erganzen Sie in der Tabelle den resultierenden Signalwert, der sich beim gleichzeiti-gen Zugriff zweier Signaltreiber (ST1 und ST2) ergibt.

’0’

’1’

’Z’

ST2

ST1’0’ ’1’ ’Z’

’0’ ’0’

’0’

’1’ ’1’

’1’ ’Z’

’X’

’X’

4.3 Gegeben its die folgende VHDL-Beschreibung mit dem Ausgang port d. Der Initial-wert der Signal a ist ’U’. Lesen Sie den Code sorgfaltig und markieren Sie die richti-ge(n) Aussage(n) (mehre Aussagen konnen richtig sein):


signal a : std_logic;

begin

process (a)

begin

a <= ’1’;

if (a = ’1’) then

d <= ’0’;

else

a <= ’0’;

d <= ’1’;

end if;

end process;


Aufgabe4

WAHR FALSCH© ⊗

Wenn der Code ausgefuhrt wird, ist die Abfrage if(a= ’1’) wahr.

⊗ © Wenn der Code ausgefuhrt wird, ist der endgultige wert der signal a ’0’.

⊗ © Wenn der Code ausgefuhrt wird, ist der endgultige wert der Ausgang d ’1’.

4.4 Gegeben ist im Folgenden die Verhaltensbeschreibung der Komponente logik, derenSchnittstellen in Abb.4.1 dargestellt sind.

ABCD

logik Y

Abb. 4.1: Komponente logik

Teil des Quelltextes logik.vhd:


begin

LOGIK: process(A,B,C,D)

variable M, N, P, Q : std_logic;

begin

M := B or D;

P := B and D;

N := C and M;

Q := not (N or P);

Y <= not (A xor Q);

end process LOGIK;

end verhalten;

a) Erstellen Sie fur die Komponente logik die zugehorige entity! Nutzen Sie dabeiden Datentyp std_logic.

entity logik is

port(A, B, C, D : in std_logic;

Y : out std_logic);

end logik;

b) Bauen Sie die Komponente logik aus den in Abb. 4.2 zur Verfugung stehendenGattern zusammen und zeichnen Sie sie in den Kasten in Abb. 4.3 ein! BeschriftenSie dabei auch die Schaltungspunkte M, N, P und Q!


Aufgabe4

& 11

Abb. 4.2: Mehrfach zur Verfugung stehende Gatter: AND, XNOR, OR und NOR

1&

1&

A

B

C

D

Y

MN

P

Q

Abb. 4.3: Schaltungsteil logik (Kasten)

c) Geben Sie zu allen moglichen Kombinationen der Eingangsignale den korrektenlogischen Wert des Signals Y an!

A B C D M N P Q Y0 0 0 0 0 0 0 1 00 0 0 1 1 0 0 1 00 0 1 0 0 0 0 1 00 0 1 1 1 1 0 0 10 1 0 0 1 0 0 1 00 1 0 1 1 0 1 0 10 1 1 0 1 1 0 0 10 1 1 1 1 1 1 0 11 0 0 0 0 0 0 1 11 0 0 1 1 0 0 1 11 0 1 0 0 0 0 1 11 0 1 1 1 1 0 0 01 1 0 0 1 0 0 1 11 1 0 1 1 0 1 0 01 1 1 0 1 1 0 0 01 1 1 1 1 1 1 0 0


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