Diseño de un cabezal de recepción para el estándar IEEE 802.15.4 en tecnología CMOS 0.18 μm

Diseño de un cabezal de recepción para el estándar IEEE 802.15.4 en

tecnología CMOS 0.18 µmT I T ULACIÓN: GR A DO EN I N GEN IER ÍA EN T ECN OLOGÍAS DE LA T ELECOM UN IC ACIÓN

AUTOR : SERGI O M AT EOS A N GULO

T U TO R E S : DR . D. FRA NCI SCO JAVI ER DEL P I NO SUÁ REZ

DR . D. SUN I L LA LCHAND K HEM CHAN DANI

Índice

oIntroducción

oObjetivos

oDiseño de los circuitoso Amplificador de bajo ruido (LNA)

oMezclador

o Amplificador de transimpedancia (TIA)

oReceptor completo y simulaciones

oConclusiones

oPresupuesto

DISEÑO DE UN CABEZAL DE RECEPCIÓN PARA EL ESTÁNDAR IEEE 802.15.4 EN TECNOLOGÍA CMOS 0.18 UM 2

BLOQUE 1

BLOQUE 2

BLOQUE 3

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Introducción

Redes de sensoresDemanda: Dispositivos de bajo coste y larga vida útil

Propósito: Monitorizar condiciones físicas

Ventajas: Despliegue rápido sin necesidad de largas longitudes de cable, alta flexibilidad


Introducción


Introducción


LNA

TIA

TIA

PGA

PGA

PA

LPF

LPF

I

I

Q

Q

I/QGen.

PLL

VCO

Rx

Tx

Cabezal derecepción

Sintetizador de frecuencias

Filtro polifásico

RF2,4 GHz

BandaBase

LNA

TIA

TIA

PGA

PGA

PA

LPF

LPF

I

I

Q

Q

I/QGen.

PLL

VCO

Rx

Tx



Filtro polifásico

Introducción


RF2,4 GHz

BandaBase

Introducción

Heterodino simple

Ventajas: Simple, bajo consumo, área reducida, etc.

Desventajas: Frecuencia imagen, compromiso entre sensibilidad y selectividad, mitad IF


Introducción

Superheterodino

Ventajas: Mejora el compromiso entre sensibilidad y selectividad, repartición de la ganancia

Desventajas: Mayor consumo y mayor complejidad


Introducción

Homodino o conversión directa

Homodino para sistemas digitales


Introducción

Receptor Cero-IF

Ventajas: Simplicidad, evita el problema de frecuencia imagen, menor coste en área

Desventajas: DC offset, fugas del LO, asimetría I/Q, distorsión de 2º orden, ruido flicker


Introducción

Receptor Low-IF

Ventajas: Simple, se eliminan los problemas de DC offset y ruido flicker

Desventajas: Frecuencia imagen


Introducción


Low-IF

LNA

TIA

TIA

PGA

PGA

I

Q

Rx


Filtro polifásico

Introducción

Cabezal de recepción diseñado Low-IF


Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Objetivos

Obtener un cabezal de recepción basado en la arquitectura low-IF para el estándar IEEE 802.15.4 en la banda de 2,4 GHz usando la tecnología CMOS 0.18 μm

Cabezal de bajo consumo, bajo ruido y alta linealidad

Advanced Design System (Keysight)


Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Amplificador de bajo ruido (LNA)

Función: Amplificar y adaptar la señal de RF entrante introduciendo el menor ruido posible

Adaptación a 50Ω

Figura de ruido (Noise Figure)

Ganancia

Linealidad


LNA

TIA

TIA




Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Inductancia Ls

Figura de ruido



Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

C

·Lg+

s·C

1+ L+Ls·=Z

t

sM

t

gsin

gsext C+C=C



Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Amplificador de bajo ruido (LNA)Proceso de diseño: método de adaptación conjunta para mínimo ruido y máxima transferencia de potencia.

Dimensionar transistores manteniendo una densidad de corriente para mínimo ruido

Paso 1: Diseño del LNA con bobinas ideales

Paso 2: Sustituir bobinas ideales por bobinas de la propia tecnología UMC de 0.18 µm


Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr


Cex [pF] Ganancia [dB] NF [dB]

0.5 16.811 3.673

0.4 18.233 3.185

0.3 19.378 2.903

0.25 19.712 2.854

0.2 19.819 2.872


Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr



Inductancia (nH)

Ls 0.5

Lg 8

Ld 2.7

Fingers Ancho (µm)

Longitud (µm)

Ancho total (µm)

M1 21 5 0.18 105

M2 21 5 0.18 105

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr



Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Función: encargado trasladar la señal entrante de RF a la frecuencia intermedia deseada

Frecuencia RF 2.4 GHz

Frecuencia IF 2.5 MHz

Frecuencia LO 2.3975 GHz

Frecuencia IF = Frecuencia RF ± Frecuencia LO

LNA

TIA

TIA


Mezclador


Mezclador

Dos tipos en función de los elementos que lo forman:Activos

Pasivos

Tres tipos en función de las componentes espectrales que aparecen a la salida:Doblemente balanceado: si ωOL y ωRF no aparecen a la salida

Simplemente balanceado: si ωOL o ωRF aparece a la

No balanceado: Si ωOL y ωRF aparecen a la de salida


Mezclador


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

I +

I -

Q +

Q -

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Mezclador

Mezclador en cuadratura

dos mezcladores con la entrada del LO desfasadas 90°


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

I +

I -

Q +

Q -

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

MezcladorMezcla de señales mediante conmutación de transistores

Transistores CMOS son buenos conmutadores


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

I +

I -

Q +

Q -

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Mezclador

Relación de compromiso entre el ruido del mezclador y la ganancia del LNA.

Capacidad de transistores

Inductancia Ld


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

I +

I -

Q +

Q -

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

Mezclador


Tamaño de los transistores

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

LNA

TIA

TIA


Amplificador de transimpedancia (TIA)Función: Amplificar una señal de corriente a la entrada y proporcionar una señal de tensión a la salida

Compensa la falta de ganancia del mezclador

Un amplificador para fase y otro para cuadratura


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1

Amplificador de transimpedancia (TIA)


LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1

Amplificador de transimpedancia (TIA)TIA basado en inversores


OUT

IN

Vdd

M1PM2P

M1N M2N

SW1 SW2

LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1

Amplificador de transimpedancia (TIA)Resistencia efectiva


RR

RRR

12

21ef

LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1


Filtro paso alto

Se eliminan tensiones DC



Ganancia:

Transconductancia:


RR

·RR g+g-1

V

V=A

12

21MPMN

in

outv

V+V·L

WK=g TGSm

LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1


Transistores UMC 0.18 µm en modo mixto


Ancho (µm) Longitud (µm)

M1P 4.48 0.48

M2P 2.24 0.48

M1N 2.48 0.68

M2N 1.24 0.68

SW1 0.24 0.18

SW2 0.24 0.18

LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1


Condensadores de desacoplo

10 pF


Resistencia MΩ

R1 1

R2 1.1

Resistencia efectiva 11

LO-

LO-

LO-

LO-

LO+

LO+

LO+

LO+

Cbp

Vc

Ld

Cd

Ls

Cex

Lg

M1

M2

CcRFin

Vctr

R1

R1

R2

R2

C

C

Out +

Out -

R1

R2

R2

C

C

R1

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Receptor completo y simulaciones


LNA

TIA

TIA

I

Q

Rx


Filtro polifásico


Filtro polifásico


+ -

+ -

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

+ -

Gm

Gm12

Gm12

+ -

Gm12 + -

Gm12

+ -

Gm12 + -

Gm12

Receptor completo y simulacionesTransconductor de Nauta


SN

In+ Out- In-Out+

+

- +

-

N

+

- +

-

In+ Out-

In- Out+

Vin+

Vin-

Iout-

Iout+

Vin+

Vin-

Iout-

Iout+

Vdd Vdd' Vdd Vdd'

Vdd

Vdd

Inv1

Inv2

Inv3 Inv5Inv4 Inv6



Adaptación de entrada

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico



NF y ganancia para toda la banda

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico



NF para un canal

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico



Respuesta en frecuencia

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico


Ganancia

LNA [dB]

Ganancia

TIA [dB]

Ganancia

Rx [dB]

NF

Rx [dB]

4 1 5 43

18 1 19 28

4 24 28 25

18 24 42 10.3


Modos de ganancia

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico



NF máxima admisible

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico



Linealidad

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico


Consumo de potencia


4.302mWA1.8V·2.39m=PLNA

0.084mWA1.4V·60=PTIA

1.12mW1.4V·0.8mA=Pfiltro

5.5mW1.12mW0.084mW4.302mW=Ptotal

LNA

TIA

TIA

I

Q

Rx


Filtro polifásico

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Conclusiones

Objetivo: Obtener un cabezal de recepción basado en la arquitectura low-IF para el estándar IEEE 802.15.4 en 2,4 GHz usando la tecnología CMOS 0.18 μm. Cabezal de bajo consumo, bajo ruido y alta linealidad


LNA

TIA

TIA


Conclusiones


Parámetros Especificaciones Resultados

Consumo de potencia [mW] El menor posible 5.5

Ganancia del receptor [dB]>30 (FE)

[-20,65] (BB)42 (FE)

--

Variación de ganancia [dB] 65 (FE + BB) 37 (FE)

NF [dB] <15.5 10.3

Rechazo imagen [dBc] >20 28

IIP3 [dBm]>-32 para máxima ganancia>-10 para ganancia mínima

-5 para máxima ganancia--

Sensibilidad [dB] -85 -85

Conclusiones

Referencia

[1]

(LNA+MIX+TIA+

PGA)

[2]

(LNA+MIX)

[4]

(LNA+MIX+PGA)

Este trabajo

(LNA+MIX+TIA)

Tecnología

CMOS [μm]0.18 0.18 0.18 0.18

Ganancia [dB] 86 30 - 42

NF [dB] 8.5 7.3 <10 10.3

IIP3 [dB] -8 -8 >-15 -5

Consumo de

potencia [mW]12.63 6.3 10.8 5.5


Conclusiones


Conclusiones

Líneas futuras

Diseño de bloque de banda base

Diseño del transmisor

Diseño del sintetizador de frecuencias

Creación del layout

Simulaciones post-layout

Fabricación y mediciones


LNA

TIA

TIA

PGA

PGA

PA

LPF

LPF

I

I

Q

Q

I/QGen.

PLL

VCO

Rx

Tx



Filtro polifásico

Conclusiones

Líneas futuras








LNA

TIA

TIA

PGA

PGA

PA

LPF

LPF

I

I

Q

Q

I/QGen.

PLL

VCO

Rx

Tx



Filtro polifásico

Índice

oIntroducción

oObjetivos


oMezclador



oConclusiones

oPresupuesto


BLOQUE 1

BLOQUE 2

BLOQUE 3

Presupuesto


Costes Total (euros)

Tiempo tarifado por trabajo empleado 10.440,00

Costes de equipos informáticos y herramientassoftware

174,78

Material fungible 60,00

Costes de redacción 747,23

Derechos de visado del COITT 64,05

Coste de tramitación y envío 6,01

Subtotal 11.492,07

I.G.I.C. (7%) 804,44

TOTAL 12.296,51

Diseño de un cabezal de recepción para el estándar IEEE 802.15.4 en

tecnología CMOS 0.18 µmT I T ULACIÓN: GR A DO EN I N GEN IER ÍA EN T ECN OLOGÍAS DE LA T ELECOM UN IC ACIÓN

AUTOR : SERGI O M AT EOS A N GULO

T U TO R E S : DR . D. FRA NCI SCO JAVI ER DEL P I NO SUÁ REZ

DR . D. SUN I L LA LCHAND K HEM CHAN DANI

Diseño de un cabezal de recepción para el estándar IEEE 802.15.4 en tecnología CMOS 0.18 μm

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