CAPÍTULO 3 Modulador en Tiempo Continuo Sigma-Delta en Cascada...

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CAPÍTULO 3 Modulador en TiempoContinuo Sigma-Delta enCascada 3-2.

3.1 Introducción.

En este capítulo se pretende describir el escenario sobre el que se ha desa-

rrollado este proyecto de fin de carrera. En el caso concreto que nos ocupa,

se ha trabajado para insertar dos bloques de circuito en un CT ΣΔM en cas-

cada 3-2: un comparador regenerativo y un DAC current-steering.

El capítulo se estructura en seis apartados, abordándose en el segundo de

ellos la síntesis directa del modulador en tiempo continuo, seguidamente se

describe la arquitectura en cascada 3-2, es en el tercer apartado cuando se

detallan los bloques básicos que componen la citada arquitectura a nivel de

transistor, se explicitan por tanto en esta parte del capítulo los transconduc-

tores, cuantizadores y convertidores que han servido para construir las dos

etapas del modulador. Los resultados alcanzados, así como el layout del

citado modulador se muestran en el quinto apartado y finalmente, en la

última parte se abarca el proceso de test para el CT ΣΔM en cascada 3-2.

Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.

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3.2 Síntesis directa de Moduladores CT-ΣΔ.

En el capítulo anterior (concretamente en el anexo a éste) se vieron diver-

sas formas de proceder a la discretización de un modulador en tiempo-con-

tinuo, esto es, de encontrar aquel modulador en tiempo-discreto que fuese

equivalente, a través de la aplicación de diversas transformaciones DT-a-

CT. En el presente apartado abordamos la descripción de un método de sín-

tesis directa del modulador en tiempo-continuo, aquí no existe transforma-

ción alguna, los coeficientes son encontrados directamente en el dominio

del tiempo.

La idea de prescindir de la transformación DT-a-CT fue publicada en

[Bree01] para arquitecturas de lazo-simple. Sin embargo, para el caso de

arquitecturas en cascada, la funciones de la lógica de cancelación deben ser

incluidas en el procedimiento de síntesis de manera que se pueda obtener

una arquitectura óptima.

Consideremos el caso más general de un CT ΣΔM en cascada, Fig.(3.1),

compuesto éste de m-etapas. La salida, , puede ser expresada como,

(Ec 3.1)

donde y representan la salida y la función de transferencia

de cancelación parcial de la , respectivamente.

Si la entrada del modulador, , es puesta a cero, la salida de cada etapa

tiene la siguiente forma:

(Ec 3.2)

yo

yo z( ) yk z( ) CLk z( )•

k 1=

m

∑=

yk z( ) CLk z( )

k th–

x t( )

yk z( )

Ek z( ) Z L 1– HDFik[ ]nTs⎩ ⎭

⎨ ⎬⎧ ⎫

yi z( )

i 1=

k 1–

∑+

1 Z L 1– HDFkk[ ]nTs⎩ ⎭

⎨ ⎬⎧ ⎫

–

------------------------------------------------------------------------------------------=

59

Capítulo 3 : Modulador en Tiempo Continuo Sigma-Delta en Cascada 3-2.

donde representa la transformada-Z, es la transformada inversa de

Laplace, es la función de transferencia del DAC, y

(Ec 3.3)

representa la función de transferencia desde a la entrada del

cuantizador.

Si utilizamos la notación , la salida de

cada etapa es dada por,

(Ec 3.4)

y la salida del modulador puede ser escrita como:

Z L 1–

HD HDAC S( )≡

Fij Fij s( )≡ Entrada Cuantizador jyi s( )

----------------------------------------------------=

yi s( ) j th–

Figura 3.1. Diagrama conceptual de un CT ΣΔM en cascada.

CT ΣΔM1

CT ΣΔM2

CL1

CL2

CLm

.........

x(s)

y2(z)

y1(z)

ym(z)

yo(z)

E1(z)

E2(z)

Em(z)

CT ΣΔMm

+

DACpróxima etapa

E2(z)

y2(s)

x2(s) F(s)y2(z)

Lógica de Cancelación

Z L 1– HDFik[ ]nTs⎩ ⎭

⎨ ⎬⎧ ⎫

Zkm=

yk z( )

Ek z( ) Zikyi z( )

i 1=

k 1–

∑+

1 Zkk–-------------------------------------------------=


60

(Ec 3.5)

La función de transferencia para la lógica de cancelación se calcula

anulando el error de cuantización de las primeras etapas. Esto da

(Ec 3.6)

donde la función de transferencia para la lógica de cancelación de la última

etapa, , puede ser la expresión más simple, siempre y cuando pre-

serve los requerimientos del conformado para el ruido de cuantización.

Es importante mencionar que las ecuaciones de diseño Ec.(3.1)-Ec.(3.6)

no sólo tienen en cuenta las funciones de transferencia para un simple lazo

( ), sino también las funciones de transferencia inter-etapa ( ).

Las últimas son caminos de integración que aparecen sólo cuando las eta-

pas del modulador son conectadas para formar la cascada, éstas deben ser

incluidas en la metodología de síntesis de manera que se pueda obtener un

modulador funcional con el mínimo número de caminos inter-etapa.

Por lo tanto, el siguiente procedimiento puede ser usado en una metodo-

logía sistemática para la síntesis de CT ΣΔM en cascada:

• Primero, los polos de las diferentes funciones de transferencia de

lazo simple ( ) son óptimamente colocados en el ancho de

banda de la señal para las especificaciones dadas. Los polos de las

etapas individuales pueden ser colocados de tal manera que la distri-

bución total de éstos dentro de la banda sea equivalente a lo pro-

puesto en [Shre93].

yo z( ) yk z( ) CLk z( )•

k 1=

m

∑Ek

1 Zkk–----------------- 1

1 Zkk–----------------- Zikyi

i 1=

k 1–

∑•+⎝ ⎠⎜ ⎟⎜ ⎟⎛ ⎞

CLk

k 1=

m

∑= =

CLk

m 1–

CLk z( )ZkmCLm–1 Zmm–

------------------------

Z– L 1– HDFkm[ ]nTs⎩ ⎭

⎨ ⎬⎧ ⎫

CLm z( )

1 Z L 1– HDFmm[ ]nTs⎩ ⎭

⎨ ⎬⎧ ⎫

–

-------------------------------------------------------------------------= =

CLm z( )

Fii Fij i j≠,

Fij s( )

61


• Segundo, cada etapa individual es optimizada siguiendo un procedi-

miento similar a [Marq98], esto es, los coeficientes del numerador

en son optimizados para maximizar la resolución, manteniendo

la estabilidad del sistema. Este proceso se lleva a cabo enteramente

en el dominio del tiempo continuo. Una vez que son definidos,

son automáticamente determinados por los caminos de

integración inter-etapa.

• Tercero, una vez que se diseñan las etapas individuales, [Lin99a] es

utilizado para la obtención de las funciones de transferencia de la

lógica de cancelación.

3.3 Descripción de la Arquitectura.

Pasamos a describir el modulador del que forman parte tanto el DAC

current-steering como el comparador regenerativo, objetos del proyecto fin

de carrera.

El modulador fue diseñado para cumplir las especificaciones que se

muestran en la Tabla 3.1.

Con el objeto de alcanzar las prestaciones señaladas de un modo óptimo,

teniendo en cuenta el consumo de potencia, distribución de ceros en la fun-

ción de transferencia de ruido (NTF) y el ruido jitter [Tort05], se realizó un

exhaustivo proceso de exploración de diferentes topologías CT ΣΔM, utili-

zando para ello la herramienta SIMSIDES [Ruiz05]. El resultado fue la

Tabla 3.1. Características del CT ΣΔM 3-2.Prestación Valor

Resolución 12-bit

Ancho de banda 20 MHz

Frecuencia de muestreo 240 MHz

Tensión de alimentación 1.2V

Tecnología CMOS UMC-130nm

Fii

Fii

Fij i j≠,


62

elección de un CT ΣΔM de quinto orden, el cual se muestra en la

Fig.(3.2)1.

Dicho modulador consiste en un topología 3-2, gobernada por un reloj de

fs= 240 MHz, con un cuantizador interno (comparador tipo flash) de 4-bit y

un DAC NRZ (current-steering) en todas las etapas, con el objetivo de dis-

minuir el efecto jitter, que de acuerdo con [Tort05] debe ser menor que 3ps

rms.

Para dar respuesta al problema al exceso de retraso de lazo, se realizaron

las siguientes acciones [Yan04]:

• Inclusión de una rama extra de realimentación entre la salida y

entrada del cuantizador (DAC2 en Fig.(3.2)).

1. Lógicamente el modulador fue implementado usando un circuitería totalmente diferencial, sinembargo, para dar mayor claridad al esquema se ha preferido representar el esquema single-ended.

Figura 3.2. Diagrama de bloques para el CT ΣΔM en cascada 3-2.

DLatch

DAC2

DLatch

CLK CLK

CLK

CLK

CL1

CL2

C1

C5

kff2

kg2 kg3

kin2

kg5

kfb2 DAC2

DLatchDAC1

CLK CLK

DLatch

kff3

kr2

kg4C4

C2

kr1

kff1

kg1 C3

x(s)

y(z)

kin1kfb1

DAC1

kff0

63


• Empleo de D-latch en las dos etapas.

Por otra parte, el modulador fue sintetizado en el dominio CT, cuya meto-

dología ha sido comentada en apartados anteriores. Los integradores se han

implementado utilizando transconductores. El transconductor front-end uti-

liza una topología diferente a los demás debido a que está situado en el

nudo de entrada y ahí la demanda de linealidad es muy importante.

La primera etapa del modulador esta formada por un integrador y un

resonador, mientras que la segunda solamente por un resonador. Ambos

resonadores tienen ubicados sus ceros en una posición óptima, de manera

que la función de transferencia NTF se minimize en el ancho de banda

[Shre93]. Los transconductores se pueden ajustar con la idea de mantener

la relación constante ante variaciones de C. La obtención de los coefi-

cientes correspondientes al filtro de lazo se realiza a través de un iterativo

proceso de simulación que optimiza las prestaciones del modulador en tér-

minos de rango dinámico y estabilidad.

La Tabla 3.2 muestra de manera resumida los resultados del proceso de

optimización (realizado enteramente en el dominio CT). Esta tabla incluye

los valores de los coeficientes, (implementados como transconductan-

cias) así como las capacidades, usadas en el modulador.

Siguiendo con la metodología de diseño, las especificaciones del modula-

dor fueron mapeadas a especificaciones de bloques de circuito, utilizando

Tabla 3.2. Coeficientes del filtro de lazo.Cu = 3.65 pF; ku = 190μA/V

C1=C2=C3=Cu=; C4=C5=2C1

kin1=852 μA/V; kfb1= 730μA/V

kff0= 2ku; kff1= 4ku; kff2= 2ku; kff3= 5ku;

kg1=kg5=3ku; kg2=5ku; kg3=ku; kg4=7ku

kin2=5ku; kfb2= 6ku

kr1=kr2=ku

Cgm-------

ki

Ci


64

para ello un proceso de optimización estadística para la selección de los

parámetros de diseño y simulaciones de comportamiento para su evalua-

ción [Ruiz05]. El resultado de este proceso de optimización se presenta en

la Tabla 3.3, donde se muestra los valores máximos/mínimos de los errores

de circuito que se pueden tolerar, de manera que al final las especificacio-

nes sean cumplidas. Los datos en dicha tabla, son el punto de comienzo

para el diseño eléctrico que se describirá en el próxima sección.

3.4 Diseño de Circuitos.

3.4.1 Transconductores.

Una de las principales limitaciones existentes en los integradores imple-

mentados a través de transconductores Gm-C en lazo abierto es su pobre

linealidad. Esta situación se vuelve especialmente crítica cuando hablamos

Tabla 3.3. Especificaciones de los bloque de circuito.Especificaciones del modulador: 12-bit @ 20 MHz

Fondo escala del Voltaje de Refe-rencia

0.5V

Transconductor Front-end.

Ganancia DC 70 dB.

Amplitud de Entrada Diferencial 0.3V

Amplitud de salida Diferencial 0.3V

No linealidad de tercer orden -86dB

Transconductor Filtro de lazo.

Ganancia DC 50 dB.

Amplitud de Entrada Diferencial 0.3V

Amplitud de salida Diferencial 0.3V

No linealidad de tercer orden -56dB

Cuantizador Flash.

Offset del Comparador 20 mV

Histéresis del Comparador 20 mV

Resolución en Tiempo del Compa-rador

1 ns

Resistencia Unidad de la escalera 220Ω

DACs Current-steering

Desviación estándar Corriente 0.15% LSB

Impedancia de salida 12 MΩ

Settling Time 500ps

65


del nudo de entrada del modulador, ya que la distorsión armónica causada

por el transconductor front-end se traslada directamente al dominio digital

sin atenuación ninguna al no existir acción de noise-shaping. Por esta

razón, se han utilizado dos transconductores diferentes en el modulador:

uno trabaja como front-end y otro para el resto. La Fig.(3.3) muestra el

transconductor front-end, el cual está basado en transconductancias dege-

neradas por fuente resistiva.

Se han usado amplificadores para mejorar la linealidad de la transconduc-

tancia. Por otra parte, la Fig.(3.4) nos muestra el transconductor usado en el

resto del modulador, el cual está basado en una cancelación del término

cuadrático. Dicho transconductor puede ser ajustado a través de una

corriente de polarización, . Con el fin de que el “tunning” sea efectivo,

cada transconductancia esta formada por la conexión en paralelo de trans-

conductores unitarios de 100 μA/V cada uno. La Tabla 3.4 muestra un

resumen de las prestaciones eléctricas de los transconductores.

+

−

+

−

+

−

b2

b1 b3

b4

b5

Out+Vin-

CMFB

+

−

+

−

+

−

b2

b1b3

b4

b5

Out- Vin+

CMFB

b6b6

Figura 3.3. Esquema del transconductor front-end.

Itune


66

La opción triple-well, ilustrada en la Fig.(3.5), está disponible en esta tec-

nología. Esto ha permitido utilizar transistores NMOS a la entrada del

Tabla 3.4. Prestaciones a nivel de transistor para el transconductor front-end y filtro de lazo.

Prestaciones front-end

Prestaciones fil-tro de lazo

Ganancia DC 78.3 dB 52 dBAmplitud Diferencia de entrada 0.3V 0.3VAmplitud Diferencia de salida 0.3V 0.3V

HD3 -89dB -60dBConsumo de Potencia 8.8mW 622μW

Vin-

CM ref1

ref2Ptune2

Ptune1

Vin+

CMref1

ref2Out+Out-

Ptune2

Ptune1

CM

Figura 3.4. Esquemático del transconductor no “front-end”.

Itune

Itune

67


transconductor front-end descrito en párrafos anteriores y conectar el ter-

minal de fuente al de sustrato con el fin de evitar el efecto sustrato.

3.4.2 Cuantizadores Flash.

En este apartado y en el siguiente se dará un pequeño esbozo de los com-

ponentes que han sido objeto del trabajo de fin de carrera2. Los cuantizado-

res han sido realizados por convertidores ADCs (de “Analog-to-Digital

Converter”) de cuatro bits, compuestos de una escalera de resistencias, con

el fin de dividir el voltaje de referencia, y quince comparadores.

2. Creo prudente ofrecer una síntesis de éstos con el fin de no perder la visión o generalidad globaldel modulador. No obstante, en el próximo capítulo se dará una explicación detallada de estosdos bloques.

Figura 3.5. Transistores para la tecnología UMC-0.13μm. (a) N-MOS triple-well. (b) N-MOS. (c) P-MOS.

n+ n+

T-well (p)

n

Sustrato (P)

p+ p+

n

Sustrato (P)

n+ n+

Sustrato (P)

(a)

(b)

(c)


68

En referencia a los comparadores, el circuito se muestra en la Fig.(3.6).

Éstos están basados en un latch regenerativo [Wang00] y un preamplifica-

dor. La inclusión de una etapa previa se justifica por las siguientes razones:

• Mejora la resolución del comparador, ya que obviamente añade

ganancia a la señal de entrada.

• Es capaz de dar cabida a la variación de modo común que se produce

en la escalera de resistencias.

• Lo más importante, evita o disminuye el “kickback noise”

[Wang00].

La Tabla 3.5 resume las características del comparador: histéresis,

resolución en tiempo y potencia, mostrándolas para el peor-caso.

Tabla 3.5. Prestaciones eléctricas del comparador.

Parámetro Típica Peor-CasoOffset (mV) 0.7 -3.2

Histéresis (mV) 12.1 12.7

Figura 3.6. Esquemático del comparador.

CLKCLK

CLK

G- G+

RSIN- IN+

G-G+

R

S

o

o

PREAMPLIFIER REGENERATIVE LATCH

69


3.4.3 DACs Current Steering .

Los convertidores digital-analógico han sido implementados como

“current-sterring”, principalmente por dos razones:

• Son capaces de trabajar a altas velocidades.

• Ofrecen una buena interfase con los filtro de lazo Gm-C [Yan04].

La Fig.(3.7) muestra el diagrama de bloques del circuito. Éste está com-

puesto por dos fuentes de corriente tipo-P, Fig.(3.7b), basadas en la técnica

“gain-bossted” y quince fuentes tipo-N, Fig.(3.7(c)), implementadas como

“regulated-cascode”. Éstas últimas están gobernadas a través de llaves

NMOS por un código termométrico de entrada (Di en Fig.(3.7a)). En el

estado de operación ideal de las fuentes de corriente influyen errores alea-

torios (debido al desapareamiento de los transistores) y errores sistemáticos

(impedancia de salida finita, gradiente térmico, efectos de borde, errores

relacionados con la tecnología CMOS) y limitaciones dinámicas. Entre

éstos, existe una importante solución de compromiso entre el desaparea-

miento (en inglés “mismatching”) requerido (0.15% LSB) y el tiempo de

establecimiento (en inglés “settling time”) que se fijó en (500 ps). Con el

fin de relajar esta solución de compromiso se ha utilizado un DEM (de

“Dynamic Element Matching”), de manera que conseguimos relajar el

citado “mismatching” hasta 0.6% LSB, siendo LSB = Iu = 48 μA, sin pena-

lizar la linealidad del modulador.

Parámetro Típica Peor-CasoReso. en Tiempo,

TRLH (ns)0.8 0.9

Reso.en Tiempo, TRHL (ns)

0.75 0.8

Consumo de Potencia (mW)

0.12

Tabla 3.5. Prestaciones eléctricas del comparador.


70

Tabla 3.6. Prestaciones Peor-Caso para la celdas de corriente.

Parámetro Celda tipo P Celda tipo NImpedancia de

salida2MΩ 12MΩ

Corriente unitaria 360μA 48μADesviación Típica 0.57%LSB

Settling Time 430psConsumo de

Potencia (mW)0.49mW 0.1mW

Figura 3.7. DAC current-steering.. (a) Diagrama de bloques conceptual. (b) Celda de corriente tipo P. (c) Celda de corriente tipo N.

(a)

(b) (c)

IOUT

IuIuIu

iDAC+

iDAC-

D1 D1 D2 D2 D15 D15

360μA360μA

+−

IOUT

71


3.5 Resultados.

El modulador que estamos describiendo en este capítulo ha sido diseñado

e implementado en un proceso CMOS de 130 nm, 1-poly 8-metal. Se utili-

zaron condensadores M-I-M (de “Metal Insulator Metal”) debido a sus

excelentes propiedades en lo que se refiere a linealidad y apareamiento.

Con respecto al layout, se han tenido en cuenta las siguientes consideracio-

nes:

• Aumentar en todo lo posible la distancia entre los bloques más sensi-

bles, la zona completamente analógica y la sección digital, con el fin

de atenuar las consecuencias de la conmutación en la zona “rui-

dosa”.

• Separar las líneas de alimentación analógica, señal mixta y digital.

• Reservar anillos de guarda para cada celda y para las secciones ana-

lógicas, señal mixta y digital al completo, con el fin de mantener ais-

ladas las partes más sensibles del modulador del ruido de

conmutación.

• Aplicar técnicas de centroide común a través de la utilización de

transistores y condensadores unitarios, de manera que se consiga un

buen apareamiento entre los dispositivos.

El modulador completo ocupa un área de 2.33 mm2 (pads incluidos) y la

disipación de potencia estimada es de 70 mW con una tensión de alimenta-

ción de 1.2-V. La Fig.(3.8a) muestra el layout y la microfotografía de las

principales partes del chip puede ser observada en la Fig.(3.8b)


72

En la Fig.(3.9) se puede observar el diagrama de conexión a los pads, así

como las placas de circuito impreso que se han utilizado para el test del

chip, CTSDM-ASICTEST y CTSDM-MOTHERBOARD, y que serán

explicadas en detalle en el próximo apartado.

Figura 3.8. (a) Layout completo del modulador. (b) Microfotografía para del chip.

Condensadores M-I-M

Transimpedancias

Transconductoresdel filtro de Lazo

Transconductor Front-end

DAC1

DAC2

Cuantizadores

Lacthes y DEM

(a) (b)

1

DigitalSeñal mixtaAnalógicoNo conectado

(a) (b)

CTSDM-ASICTEST

CTSDM-MOTHERBOARD

Figura 3.9. Diagrama de conexión a pads (a). Placas de circuito impreso para el proceso de test (b).

73


Finalmente, la Fig.(3.10) muestra el espectro de salida para una señal de

entrada de -6.5dBV de amplitud y 1.76-MHz de frecuencia.

Figura 3.10. Espectro de salida del modulador.

0 20 40 60 80 100 120–140

–120

–100

–80

–60

–40

–20

0

Magnitu

d (

dB

)

Frequencia (MHz)

SNDR = 75.3 dB (12.2 bits) @

20MHz de ancho de banda.


74

3.6 Testado del CT ΣΔM en cascada 3-2.

Con el fin de verificar las características del CT ΣΔM en cascada 3-2, en

lo que se refiere a rendimiento y especificaciones tanto estáticas (DNL, off-

set, monotonicidad, etc) como dinámicas (SNR, THD, rango dinámico), se

ha utilizado la plataforma 93000 de Agilent. Dicha plataforma ha sido dise-

ñada de manera específica para testar aquellos circuitos integrados de alta

velocidad tanto de señal mixta como enteramente digitales. La Fig.(3.11)

muestra el equipo de test.

La comunicación con la citada plataforma de Agilent se lleva a cabo con

la ayuda de dos placas denominadas, CTSDM-ASICTEST y CTSDM-

MOTHERBOARD y un programa, de manera que desde este software rea-

lizado específicamente para el test se llega a controlar automáticamente

todo el proceso de verificación, tanto de especificaciones como de rendi-

miento. La función de cada una de estas placas es muy concreta, mientras

que la CTSDM-ASICTEST sirve únicamente de soporte para el CT ΣΔM

en cascada 3-2 (mediante un zócalo de fuerza cero que para tal fin lleva

instalado), la CTSDM-MOTHERBOARD se encargará de establecer la

comunicación con el equipo de verificación o test a través de su conexión

al DUT (de “Device Under Test”) mediante unos conectores situados en la

Figura 3.11. Plataforma 93000 SOC.

75


misma placa. La Fig. (3.12) muestra de manera gráfica todo el proceso de

comunicación.

De esta forma, será la plataforma Agilent 93000 SOC la que se encargue

(toda vez que la comunicación haya tenido lugar) de proporcionar las dife-

rentes señales, tanto analógicas como digitales, necesarias para establecer

el funcionamiento del CT ΣΔM en cascada 3-2. Además, capturará todas

las señales que genere el ASIC (de “Application Specific Integrated Cir-

cuit) y que servirán para realizar el chequeo de sus prestaciones.

Seguidamente, en los próximos apartados se describirá con mayor detalle

cada unas de las dos placas de circuito impreso.

3.6.1 Placa CTSDM-ASICTEST.

Como se ha dejado indicado en párrafos anteriores, la placa de circuito

impreso sirve de soporte al circuito integrado bajo test, de manera que para

tal propósito lleva incorporada en su base una fila de conectores con objeto

de ser insertados en el zócalo que se encuentra para este fin en la placa

Agilent 93000 SOC

DUT INTERFACE

CT ΣΔM3-2

PLACA CTSDM-ASICTEST

Zócalo

Referencias de tensión y corriente

PLACA CTSDM-MOTHERBOARD

Conexión a DUT

Figura 3.12. Comunicación de CTSDM con la plataforma de Agilent.


76

CTSDM-MOTHERBOARD. La Fig.(3.13) muestra el procedimiento de

conexión.

Aparte del CT ΣΔM en cascada 3-2, el único dispositivo integrado que se

encuentra en la placa de circuito impreso es el SN74AVC8T245. Se trata de

un transceiver con salidas triestado diseñado de manera específica para

comunicaciones asíncronas entre buses de datos, al cual se envían para su

transmisión a la plataforma Agilent las líneas digitales del modulador. La

Fig.(3.14) muestra el diagrama de bloques y la conexión entre éstos.

3.6.2 PLACA CTSDM-MOTHERBOARD.

Las funciones principales de esta placa se indican a continuación:

• Servir de soporte a la placa CTSDM-ASICTEST a través de un

zócalo instalado sobre la placa.

• Establecer las corrientes y tensiones de referencia para el ASIC.

CT ΣΔM3-2

PLACA CTSDM-ASICTEST

Zócalo

PLACA CTSDM-MOTHERBOARD

Ref. Tensión

Ref. Corriente

DAC AD

5390

Colocación de la placa en zócalo

Figura 3.13. Colocación de placa CTSDM-ASICTEST en la placa CTSDM-MOTHERBOARD.

77


• Recibir del sistema Agilent 93000 SOC las señales analógicas estí-

mulo para el ASIC y las señales analógicas de entrada al ASIC en

modo test.

• Enviar al sistema Agilent 93000 SOC las salidas digitales del modu-

lador sigma-delta, así como las señales analógicas de salida del

ASIC en modo test.

• Establecer las tensiones de alimentación para el ASIC a partir de los

canales DPS del 93000 SOC.

• Servir de soporte al resto de líneas de configuración del ASIC.

La conexión entre la placa CTSDM-MOTHERBOARD y la plataforma

Agilent 93000 se lleva a cabo a través de cuatro conjuntos de conectores

(van soldados a la placa y que circundan a ésta) que son insertados en los

pads correspondientes de la placa Test Head de la plataforma 93000.

Como puede verse en la Fig.(3.15), la placa CTSDM-MOTHERBOARD,

recibe y envía las señales analógicas y digitales a través de la placa Test

MODULADOR SIGMA-DELTA

CONECTOR

Referencias de Tensión y Corriente

CONECTOR

Señales de Configuración

CO

NEC

TOR

Alimentación

CO

NEC

TOR

Entradas y salidas Modulador

BUFF

ER

Estímulo analógico de entrada y línea E /S

modo test

Bus salida Modulador

Figura 3.14. Diagrama de bloques placa CTSDM - ASICTEST


78

Head del 93000. Las placa WGD y WGE, placas generadoras de forma de

onda, conforman las señales analógicas que servirán de estímulo al ASIC

(Vin+, Vin-, Vin+_test, Vin-_test). La placa digitalizadora WDA, captura

del ASIC para su almacenamiento y análisis, las salidas analógicas del

modo test Out+_test y Out-_test. A través de los canales digitales disponi-

bles, configurables por el usuario mediante software como canales de

entrada o de salida, se aplican a la placa las señales de configuración, habi-

litación y aquellas que se utilizarán para generar las fuentes y sumideros de

corriente del modulador. Mediante los canales digitales configurados en

modo entrada se capturan los trenes de pulsos generados como salida por el

modulador sigma delta. Dos de los módulos DPS disponibles en Agilent

93000 SOC se encargan de aplicar a la placa CTSDM-MOTHERBOARD

tanto la alimentación necesaria a la placa (DPS1) como las referencias de

tensión del ASIC (DPS2). De la sincronización analógica / digital se encar-

gan las señales trigger generadas por los módulos digitales (WGE trigger,

WGD trigger y WDA trigger).

PLACAS ANALÓGICAS CANALES

DIGITALES

TEST HEAD

CTSDM-MOTHERBOARD

#1

#2

#3

#4

WGD

WGE

WDA

ASIC MODULADOR SIGMA-DELTA

DSP

Vin+

Vin-

Vin+_test

Vin-_test

Out+_test

Out-_test

WGE TRIGGER

WGD TRIGGER

WDA TRIGGER

Figura 3.15. Diagrama de bloques Agilent 93000 SOC.

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El diagrama de bloques para esta placa de circuito impreso, CTSDM-

MOTHERBOARD, se muestra en la Fig.(3.16).

Tanto las referencias de tensión como las referencias de corriente son

generados on-board. Las referencias de tensión son generadas directamente

desde la DPS de Agilent 93000, implementándose únicamente en la placa

los componentes pasivos necesarios para construir un filtro paso-bajo antes

de ser aplicadas al ASIC. Para la generación de las referencias de corriente

se hace uso del conversor digital-analógico AD5390 de Analog Devices,

un convertidor de 14 bits de resolución y 16 canales de salida.

Zócalo de Fuerza Cero

1.2V

Referencias de tensión

Estímulo analógico de: Módulo analógico

#2

Tren de pulsos salida sigma-delta hacia :

Módulo digital

#8

3.3V

DSP2Power supply

Configuración /habilitación ASIC de :

Módulo digitalSeñales ASIC modo

test de: Módulo analógico

Referencias de Corriente

de: DSP1

+5V -5V

DSP2Power supply

AD5

390

DAC

Configuración DAC de: Módulo digital

Figura 3.16. Diagrama de bloques placa CTSDM - MOTHERBOARD


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3.7 Conclusiones.

Cuando se diseña un CT ΣΔM, la primera cuestión que se nos presenta es

cómo determinar la función de transferencia del sistema en tiempo conti-

nuo. Existen dos posibilidades al respecto:

1.Determinar e implementar la función de transferencia directamente en

tiempo continuo.

2.Hallar la función de transferencia en tiempo-discreto, y después

emplear “ciertas transformaciones” para obtener los coeficientes en

tiempo continuo.

En este capítulo se ha descrito la síntesis directa de un modulador en

tiempo continuo, concretamente una cascada 3-2. Dicha síntesis, realizada

por [Tort07] permite encontrar los coeficientes directamente en el dominio

del tiempo, obteniendo circuitos menos complejos y más robustos que

aquéllos obtenidos por la metodología convencional expresada en el apar-

tado anterior.

Una vez que la metodología ha sido puesta de manifiesto, el resto del

capítulo está dedicado a describir y analizar la arquitectura obtenida con la

metodología de síntesis directa, de esta manera, se presenta el diseño de los

bloques de circuito, como son los transconductores, cuantizadores y

DACS. Finalmente se muestran los resultados obtenidos y la plataforma

Agilent SOC junto a las placas de circuito impreso que se han utilizado

para el proceso de test.

CAPÍTULO 3 Modulador en Tiempo Continuo Sigma-Delta en Cascada...

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