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CAPÍTULO 2 Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
2.1 Introducción.
Este capítulo abarca los contenidos de carácter básico que se necesitan
para abordar un análisis acerca de los CT ΣΔMs (de “Continuous Time
Sigma-Delta Modulator”). De esta manera, en el segundo apartado se ana-
liza el esquema de un ADC “genérico” y a partir de este punto se comien-
zan a tratar conceptos básicos como el ruido de cuantización y el
sobremuestreo, en el tercer y cuarto apartado, respectivamente. Es en el
quinto apartado cuando se esbozan las ideas directamente relacionadas con
los CT ΣΔMs, poniendo de manifiesto temas como la conformación del
ruido de cuantización (en inglés, “noise-shaping”), el inherente filtro antia-
aliasing que presenta este tipo de moduladores y las principales tipologías,
cascada y lazo simple (en inglés, “single-loop”). La última parte del capí-
tulo se dedica a las figuras de medida, tanto estáticas como dinámicas, y a
dar una “visión” del estado del arte de los CT ΣΔMs.
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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2.2 Conversión Analógica-Digital.
El proceso de conversión analógico-digital lleva por objeto trasladar una
señal continua en amplitud y tiempo al espacio discreto, esto es, al espacio
donde dichos niveles de tiempo y amplitud aparecen discretizados. El
diagrama de bloques conceptual de un ADC aparece representado en la
Fig.(2.1).
En primer lugar un filtro paso-baja limita el ancho de banda de la señal de
entrada con el fin de que no ocurra ningún plegamiento (en inglés “alia-
sing”) en la banda de la señal que la pueda corromper al intentar reconstruir
ésta. Después, la señal a la salida del filtro, x’(t), es muestreada con el fin
de producir una señal discreta en el tiempo, x[k]. La amplitud de ésta es
entonces “cuantizada”, es decir, las diferentes amplitudes “se aproximan” a
un conjunto de niveles de referencia preestablecidos, generando así una
señal discreta en amplitud, y[k]. Finalmente, con la ayuda de un codifica-
dor tendremos a la salida una representación digital, yD[k], de esos niveles.
Si la arquitectura lo requiere1, la señal y[k], puede ser convertida a una
señal analógica, yA[k], y realimentada de modo que sea comparada con la
señal de entrada con el fin de producir un error. La razón que existe entre la
frecuencia de muestreo, fs, y el ancho de banda de la señal de entrada, fB,
1. En nuestro caso, esta idea será clave, ya que los ΣΔMs hacen uso de este lazo de realimentación.
Filtro Anti -Aliasing
x(t)
Circuito de Muestreo
fs
Cuantizador+ Codificador
Convertidor A/D
yA[k]
x’(t) x[k] y[k]
100101110001011
yD[k]
Figura 2.1. Diagrama de bloques de un ADC genérico.
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
nos sirve como criterio de clasificación para los convertidores de datos.
Como se explicó en el primer capítulo, en los denominados convertidores
de Nyquist, la frecuencia de muestreo es, en principio, ligeramente más alta
que fB, con el objetivo de asegurar la reconstrucción de la señal original.
Por su parte, en los convertidores de “sobremuestreo” la entrada es mues-
treada varias veces por encima de la frecuencia de Nyquist, utilizándose
entonces el filtrado digital con el fin de “submuestrear” y eliminar el ruido
existente por encima de fB. Refiriéndonos a esta última clase de convertido-
res, hemos de destacar los sigma-delta, los cuales son objeto de estudio y
análisis del presente capítulo.
2.3 El Cuantizador: Análisis del ruido de cuantización.
La tarea de este bloque básico es cuantizar, discretizar, la señal mues-
treada en un espacio compuesto de 2B niveles, siendo B el número de bits
utilizados para representar una muestra en el ADC. Debido al hecho de que
la amplitud de la señal muestreada puede tomar cualquier valor dentro de
su rango continuo y que el cuantizador dispone solamente de un número
finito de niveles, no va a existir un “mapeo de valor-a-valor” en la ope-
ración de dicho dispositivo. De hecho, existirá un rango de valores de
entrada que produzcan la misma salida en el cuantizador. Este error de
redondeo va a producir el denominado “error de cuantización”, que depen-
derá sobre todo de los niveles que hayamos utilizado para discretizar la
señal, esto es, de B.
Si nos centramos en analizar el cuantizador, la función principal de éste
es la de “hacer coincidir” la entrada analógica con un número determinado
de niveles, en concreto 2B. La característica de transferencia para un cuan-
tizador de 3-bit aparece representada en la parte superior de la Fig.(2.2).
Como se puede observar, la entrada del cuantizador es “mapeada” en 8
distintos y equidistantes niveles.
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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Las diferentes señales de entrada son asignadas a los niveles de salida a
través de la división del rango total de entrada en ocho segmentos de igual
ancho2, de manera que todos los valores que estén ubicados en un mismo
tramo se enlazarán con un único código de salida, produciéndose por tanto
un error de cuantización irreversible. Para un cuantizador de B-bit gené-
rico, la separación entre los niveles de salida es dada por [Rb/Woo99],
(Ec 2.1)
donde denota el máximo rango de salida. De igual modo, la mínima
separación entre los diferentes niveles de entrada se denomina LSB (de
“Least Significant Bit), dado por:
2. Asuminos que la cuantización es uniforme.
Y FS
XFS
γ=Γ/2Β
δ=Δ/(2Β−1)
γ = 1 LSB
Amplitud entrada muestreada
Salida Digital
+ ½ LSB
- ½ LSB
Error de Cuantización
δ
Sobr
ecar
ga
Sobr
ecar
gaFigura 2.2. Característica de transferencia y error de cuantización para un cuantizador de 3-bit.
δYFS
2B 1–---------------=
YFS
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
(Ec 2.2)
siendo el fondo de escala para la entrada del cuantizador. A veces
resulta útil definir la razón entre δ y γ, parámetro que se denomina ganan-
cia del cuantizador G,
(Ec 2.3)
La línea diagonal que atraviesa la característica representa un cuantizador
ideal, es decir, un cuantizador (si fuera posible) con un número infinito de
niveles. Las intersecciones horizontales de esta línea con la característica
de transferencia (punto medio de los tramos de entrada) muestra aquellos
valores de entrada donde la salida del cuantizador justamente mapea a ésta.
Para todos los demás valores (dentro del mismo tramo) la operación de
cuantización resulta en un error, o, en una diferencia entre la salida del
cuantizador y la entrada que la produce. Esta diferencia se denomina error
de cuantización y aparece representado en la parte inferior de la Fig.(2.2)
frente a la señal de entrada del cuantizador. Podemos observar como el
máximo error de cuantización corresponde a una amplitud de o
en el rango de entrada normal de operación. Cuando la entrada excede
dicho rango la salida del cuantizador entra en saturación o sobrecarga ya
que el cuantizador no tiene capacidad para seguir a dicha entrada.
Más tarde utilizaremos el error de cuantización para determinar las
prestaciones de un ADC. En este momento es preciso realizar algunas
suposiciones acerca de este error y derivar algunas propiedades basadas en
tales suposiciones. El error de cuantización depende de la entrada del cuan-
tizador. Si asumimos que la entrada cambia de manera aleatoria y que la
situación de sobrecarga no se produce, podemos decir (suponer) que el
γXFS
2B---------=
XFS
G δγ--
2B YFS•
2B 1–( ) XFS•-----------------------------------= =
12---LSB δ
2---±
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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error de cuantización a lo largo del eje de tiempo se comporta como una
fuente aditiva de ruido blanco [Benn48].
La Fig.(2.3) representa el modelo del cuantizador tomando en cuenta la
suposición relatada. La ganancia G, denota la ganancia lineal del cuantiza-
dor (ver ecuación 2.3) y EQ el error de cuantización distribuido de manera
uniformemente aleatoria que se añade a la señal de entrada para producir la
salida del cuantizador.
El error de cuantización, o, ruido de cuantización puede tomar cualquier
valor (siempre y cuando el cuantizador no entre en la zona de sobrecarga)
entre y y tiene como PDF (de “Function of Density of Probabi-
lity”) la mostrada en la Fig.(2.4a).
La varianza (o la potencia disipada en un resistor de 1Ω) del ruido de
cuantización total puede ser determinada a través de esta PDF como sigue,
V Y+
EQ
V YG
Figura 2.3. Modelo lineal del cuantizador.
δ2---– +δ
2---
P(q)
1/δ
δ/2 δ/2
SQ(f)
−fs/2 +fs/2
|SQ(f)|
(a) (b)
Figura 2.4. Error de cuantización. (a) PDF. (b) PSD.
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
(Ec 2.4)
La suposición de que el error de cuantización se comporta como una
fuente de ruido blanco implica a su vez que SQ, la PSD (de “Power Spectral
Density”), es también “blanca” como así lo muestra la Fig.(2.4b). La
amplitud de SQ puede determinarse usando la relación entre la varianza del
error de cuantización y la PSD, es decir,
(Ec 2.5)
Si combinamos las ecuaciones Ec.(2.4) y Ec.(2.5),
(Ec 2.6)
de igual manera podemos decir,
(Ec 2.7)
2.4 La utilidad de sobremuestrear.
Otra forma, quizás más simple, de calcular la potencia del ruido de cuan-
tización integrado en banda es integrando directamente la SQ en el ancho
de banda total, repitiendo la Ec.(2.5),
(Ec 2.8)
Si observamos los resultados de la Ec.(2.8), una manera de mejorar la
resolución (disminuyendo la potencia del error cuantización) consistiría en
utilizar solamente una parte del ancho de banda total. Esta acción puede ser
σe2 q2 P q( )• qd
∞–
+∞
∫ 1δ--- q2 qd
δ2---–
+δ2---
∫ 13δ------ q3[ ] δ 2⁄–
+δ 2⁄• 13δ------ δ3
8------ δ3
8------+• δ2
12------= = = = =
σe2 SQ
2 f( ) fdfs2---–
+fs2---
∫ SQ f( ) 2 fdfs2---–
+fs2---
∫ fs SQ f( )• 2= = =
δ2
12------ fs SQ f( )• 2 SQ f( )⇒ δ
12 fs•( )------------------------= =
SQ f( ) δ2
12 fs•---------------=
σe2 1
fs--- δ2
12 fs•---------------
fs–2
------
+fs2
-------
∫• df δ2
12------= =
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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realizada si el ADC trabaja a una frecuencia superior a la Nyquist
( ), y la salida se filtra al ancho de banda deseado, denominán-
dose a esta técnica “sobremuestreo”. Dicha técnica, mostrada en la
Fig.(2.5), caracteriza y da nombre a una clase importante de convertidores
y se define a través del parámetro OSR (de “Oversampling Ratio”) como,
(Ec 2.9)
Podemos observar como el OSR es simplemente la razón entre la frecuen-
cia de muestreo y el ancho de banda de la señal de salida.
La potencia para el ruido de cuantización se determina integrando la PSD
sobre la banda de interés, de esta manera, la potencia del ruido/error en
banda viene dada por:
(Ec 2.10)
Podemos comprobar como “a primera vista” el aumento del OSR nos
produce grandes beneficios, al disminuir de manera considerable la poten-
cia del error integrado en banda.
fs 2 fB•>
OSRfs
2 fB•-------------=
PSD
f
0 fB fs/2
Ruido (σe)Ruido Filtrado ( Ne)
Banda de la señal
fNyquist
Figura 2.5. Sobremuestreo
Ne2 1
fs--- σe
2
fB–
+fB
∫• dfσe
2
OSR-----------= =
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
2.5 Fundamentos de los CT ΣΔΜ.
2.5.1 Concepto de “Noise-shaping”.
La Fig.(2.6a) muestra el esquema general para un CT ΣΔM, en él se
puede observar como el filtro situado en el “camino directo” del lazo es de
tiempo continuo. Dicho filtro aparece seguido de un muestreador, constitu-
yendo este hecho una de las diferencias principales con respecto a sus
homólogos en tiempo discreto. En el camino de realimentación (en inglés,
“feedback”) se ubica el DAC (de “Digital-to-Analog Converter”) cuya
señal de salida, que no es trivial3, al contrario que ocurre en los DT ΣΔMs
(de “Discrete Time Sigma-Delta Modulator”), ya que en el nodo de entrada
se está trabajando con señales que cambian continuamente, es decir, la
señal de entrada no ha pasado por un circuito S&H (de “Sampled and
Hold”).
La Fig.(2.6b) muestra un modelo linealizado para el CT ΣΔM, en dicho
modelo la señal de salida se puede expresar como:
(Ec 2.11)
3. En el anexo a este capítulo se encuentran detalladas las diferentes formas que puede tener la señalde salida del DAC.
Figura 2.6. Modulador ΣΔ de tiempo continuo. (a) Esquema general. (b) Modelo simplificado.
H(s)
D/A
+
-
X Y
Filtro de Lazo
(a)
A/D
fs
H(s)+
-
X Y
Filtro de Lazo
(b)
+
E(s)
Espacio Continuo Espacio discreto
D/A
Y s( )
Y s( ) H s( )1 H s( )+--------------------- X s( )• 1
1 H s( )+--------------------- E s( )•+=
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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donde es la señal de entrada analógica y la función de transfe-
rencia del filtro de lazo. Al primer término , se denomina función de
transferencia de la señal, STF, así mismo el término , se refiere a la
función de transferencia del ruido, NTF. Si tiene una característica
paso-baja con una alta ganancia en DC, podemos deducir fácilmente que a
bajas frecuencias STF se aproxima a 1, por su parte, el ruido de cuantiza-
ción tenderá hacia cero, esto es, NTF se aproxima a cero. Para frecuencias
cercanas a la mitad de la frecuencia de muestreo, , el error de cuantiza-
ción aumentará de manera considerable. Este hecho viene a demostrar que
la PSD del ruido de cuantización no es constante sobre el eje de la frecuen-
cia, sino que presenta una conformación (en inglés, “noise-shaping”). La
Fig.(2.7) muestra este principio junto al efecto que produce el sobremues-
treo, visto anteriormente.
2.5.2 Filtro Anti-aliasing.
Los LP CT-ΣΔMs (de “Low Pass Continuous Time Sigma-Delta Modula-
tor”) proporcionan un inherente filtro anti-aliasing en el camino de entrada
de señal [Shoa95]. En efecto, la función de transferencia de la señal con-
X s( ) H s( )
H s( )1 H s( )+---------------------
11 H s( )+---------------------
H s( )
fs
FN = 2*Bw Fs/2
Frecuencia
PSD
Señal
Ruido Cuantización. Convertidores Nyquist
Ruido Cuantización. Convertidores de Sobremuestreo
Ruido Cuantización Convertidores de Sobremuestreo y Noise Shaping
0
Función Noise- Shaping
.
Figura 2.7. Efecto del “noise-shaping” y “sobremuestreo” sobre el ruido de cuantización para ΣΔMs.
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
tiene un término “sinc” y los ceros de éste término están localizados en los
múltiplos de la frecuencia de muestreo. Por consiguiente, las señales imá-
genes del reloj se atenúan de manera significativa, lo cual de otro modo,
podría plegarse en la banda de frecuencia deseada. Para mostrar lo dicho,
primero redibujaremos el esquema general para un LP CT-ΣΔM, se mues-
tra en la Fig.(2.8).
La función de transferencia STF puede ser escrita como,
(Ec 2.12)
si desplazamos el muestreador interno de la Fig.(2.8) a la izquierda del
sumador de la entrada, dicha figura se puede transformar en la Fig.(2.9).
Figura 2.8. Diagrama conceptual para ΣΔM de CT.
Gc(s)
Hc(s) HDAC(s)
+-
T
e
u1(k)y(k)
X(t)
STFC ω( ) Y ejωT( )X jω( )
-------------------=
Figura 2.9. Otro diagrama conceptual para ΣΔM de CT.
Gc (s)
Hc(s) HDAC(s)
+-
e
y(k)X(t)
TTu1(k)
T
H(z)
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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Observar que ahora el lazo del modulador en la Fig.(2.9) consiste en un
DAC, un filtro de lazo Hc(s). Podemos derivar la función de transferencia
desde a como:
(Ec 2.13)
entonces puede reescribirse como:
(Ec 2.14)
basándonos en la Ec.(2.14), podemos obtener una nueva representación del
CT ΣΔM, se muestra en la Fig.(2.10).
La función inherente anti-aliasing puede ser expresada como:
(Ec 2.15)
Asumiendo que , y como ocurre en una
amplia mayoría de CT ΣΔMs y DT ΣΔMs respectivamente, tenemos,
(Ec 2.16)
(Ec 2.17)
u1 k( ) y k( )
L z( ) Y z( )U1 z( )-------------- 1
1 H z( )+--------------------- NTF z( )= = =
STFC z( )
STFC ω( )Y ejωT( )
U1 ejωT( )-------------------------
U1 ejωT( )
X jω( )-------------------------•
GC jω( )
1 H ejωT( )+------------------------------- GC jω( ) NTF ejωT( )•= = =
Figura 2.10. Una nueva representación para CT ΣΔM.
G-1(z)T
Gc(s)X(t) y(k)G(z)/
(1+H(z))
Faa(jw)
Faa ω( )GC jω( )
G ejωT( )--------------------=
GC s( ) HC s( )= G z( ) H z( )=
Faa ω( )HC jω( )
H ejωT( )--------------------=
STFC ω( )HC jω( )
1 H ejωT( )+-----------------------------=
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
Ya que el filtro de lazo para un modulador DT tienen polos en múltiplos
de la frecuencia de muestreo fs, puede demostrarse que ambos y
tengan los ceros a estas frecuencias.
2.5.3 Arquitecturas para los CT ΣΔMs.
Las topologías que nos podemos encontrar cuando hablamos de CT ΣΔM
son dos (básicamente): de lazo simple (en inglés “single-loop”), la cual uti-
liza en el camino directo (en inglés “feedforward”) una serie de integrado-
res, y en cascada o MASH, que consiste en una cascada de moduladores de
lazo simple4. Ambas arquitecturas o topologías pueden emplear cuantiza-
dores “single-bit” o “multi-bit”. Este apartado revisa las dos topologías
presentadas, realizando al final de éste una comparación de éllas.
2.5.3.1 CT ΣΔMs en Cascada.
El principio de un CT ΣΔM esta basado en la utilización de varias etapas
sigma-delta en una configuración de cascada [Mats87]. Combinando todas
las salidas digitales de la diferentes etapas se puede conseguir una
característica “noise-shaping” de alto orden, empleando para ello filtros de
lazo de bajo orden. Otra ventaja en comparación con los moduladores “sin-
gle-loop” de alto orden es su inherente estabilidad, debido a que las dife-
rentes etapas se componen de filtros de bajo orden, usualmente primer o
segundo. Básicamente lo dicho ocurre porque la frecuencia de “corner” del
filtro de lazo puede situarse bastante elevada. Sin embargo este tipo de
moduladores, de bajo orden, tienen la desventaja de que el ruido de cuanti-
zación no es totalmente suprimido de la banda de la señal, resultando en un
SNR muy pobre. Por su parte, los filtro de lazo de alto orden, cuarto o
quinto, eliminan casi totalmente el ruido de cuantización, pero su frecuen-
4. La clasificación realizada responde solamente a un criterio de clasificación, concretamente, éstatoma como referencia el número de cuantizadores empleados en el modulador, existiendo otros,como el número de bits utilizados por el cuantizador, o la naturaleza de las señales que se mane-jan.
Faa ω( )
STFC ω( )
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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cia de corner debe situarse bastante baja con el fin de salvar la estabilidad
del lazo, reduciendo de esta manera el ancho de banda donde el ruido de
cuantización es conformado.
La Fig.(2.11) muestra el diagrama de bloques para un DT ΣΔM en cas-
cada y en la Fig.(2.12) la versión transformada o equivalente en tiempo
continuo5.
5. Para realizar la conversión DT-CT se ha empleado la técnica denominada “impulse-invariant”que aparece detallada en el Anexo junto a la transformada-Z “modificada” y la representaciónespacio-estado.
Figura 2.11. DT ΣΔM en cascada 2-2. [Bre04]
+
+
+ -++-X ++
++ -++ -
fs
1
1
1 −
−
− zz
1
1
1 −
−
− zz
c1
2−zY1 Y’1 Y2
Y’2
( )211 −− z
1
1
1 −
−
− zz
1
1
1 −
−
− zz
Segunda etapa
Primera etapa
Y2
c2
+
+
+-
+
-+
++ Y
Calibración
Primera etapa
Xfs
H1(s) w(s) w[z]
Q1
Segunda etapa
DAC1
DAC12
DAC2
H2(s)fs
Y1
Y2
fs
Filtro de Cancelación de
ruido
Y’2+
fcal
fs
Figura 2.12. CT ΣΔM en cascada 2-2. [Bre04]
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Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
El CT ΣΔM en cascada 2-2 comprende dos etapas, siendo los filtros de
lazo y . Ambos filtros son de segundo orden y emplean com-
pensación6 “feedforward” y realimentación local, tal y como se muestra
en la Fig.(2.13).
La función de transferencia para este filtro es,
(Ec 2.18)
donde y son los coeficientes “feedforward”, y las frecuen-
cias ganancia unidad de los integradores, y γ es el coeficiente del
“feedback” local.
2.5.3.2 CT ΣΔM en configuración “single-loop”.
En el apartado anterior se esbozaron las ventajas para los CT ΣΔMs en
cascada, sin embargo, dichas configuraciones tienen como principal des-
ventaja su sensibilidad al desapareamiento de las funciones de transferen-
cia analógicas y digitales. Por su parte, la topología “single-loop” tiene
cabida en las aplicaciones de bajo consumo de potencia y voltaje [Mitt06],
debido sobre todo a que las especificaciones7 para los diferentes bloques
6. Aunque los métodos de compensación “feedforward” y “feedback” se verán en el próximo apar-tado cuando se trate la inestabilidad de los moduladores “single-loop”, se ha creído convenienteintroducir este contenido para dar claridad a la exposición.
H1 s( ) H2 s( )
ω1/s+ ω1/s +c2
c1
γ
Figura 2.13. Filtro integrador de segundo orden con compensación feedforward y realimentación local.
H s( )c1 ω1• s• c2 ω1• ω2•+
s2 γ ω1• ω2•+--------------------------------------------------------------=
c1 c2 ω1 ω2
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
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que lo conforman no son especialmente demandantes, además se pueden
conseguir ahorros de potencia importantes con relativamente bajos OSRs
[Sami05].
Para solventar el conocido problema de la estabilización del lazo, propo-
nemos dos alternativas de compensación: “Feedforward” y “Feedback”.
A. Compensación “Feedforward”.
La forma general para un integrador de n-ésimo orden es dada por,
(Ec 2.19)
donde es la frecuencia ganancia-unidad de todos los integradores. Sin
embargo, como hemos dejado constancia en apartados anteriores, un CT
ΣΔM con topología en “single-loop” no es estable cuando n es mayor que
1. Un descompensado filtro de lazo tiene un desplazamiento de fase de
grados a altas frecuencias, de modo que para reducirlo necesitamos
introducir un cero. Esta acción puede ser realizada si añadimos un camino
extra en el filtro de lazo, tal y como aparece en la Fig.(2.14).
7. Ganancia DC, slew-rate, etc...
H s( )ωus
------⎝ ⎠⎛ ⎞
n=
ωu
180–
Figura 2.14. CT ΣΔM de cuarto orden con compensación feedforward.
Σ
DAC
+-
X(s) Y(s))(1 sw )(2 sw )(3 sw )(4 sw
a 1 a 2 a 3 a 4
42
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
La elección de , , , se realiza teniendo en cuenta criterios de
estabilidad, máximo nivel de entrada y relación señal-ruido entre otros
[Bre01].
B. Compensación “Feedback”.
En una implementación “feedback”, la señal de salida es realimentada a
cada uno de los nodos internos del filtro de lazo. Por consiguiente, la fre-
cuencia ganancia-unidad de los integradores debe escalarse de manera que
los voltajes de salida de éstos se mantengan dentro de los rangos permiti-
dos. La Fig.(2.14) muestra un ejemplo de esta técnica de compensación.
C. Compensación “Feedback” vs “Feedforward”
En cuanto a la conformación del ruido de cuantización se refiere, ambas
arquitecturas pueden diseñarse de modo que tengan el mismo “noise-sha-
ping”, y por lo tanto la misma estabilidad en pequeña señal. Sin embargo, y
de forma general, la STF de un filtro de n-ésimo orden compensado
mediante “feedforward” tiene polos y ceros, mientras que la STF
de la compensación “feedback” tiene solamente polos. Por consiguiente,
la STF “feedforward” es un filtro anti-aliasing paso-bajas de primer orden,
mientras que la STF “feedback” es un filtro anti-aliasing paso-bajas de n-
ésimo. Este hecho se describe en la Fig.(2.16), donde claramente se puede
observar como la STF “feedback” proporciona un filtrado mucho más
fuerte para señales de alta frecuencia que su homóloga en “feedforward”.
a1 a2 a3 a4
Figura 2.15. CT ΣΔM de cuarto orden con compensación feedback.
DAC
X(s) Y(s)+-
++-
++
-
++
-
+ Y(s))(1 sw )(2 sw )(3 sw )(4 sw
d 4 d 3 d 2 d 1
n n 1–
n
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
43
Una segunda diferencia que pode-
mos observar, también en la
Fig.(2.16), es que debido a los ceros
de los filtros “feedforward”, la STF
no es totalmente plana a bajas fre-
cuencias, mostrando una forma de
pico a ciertas frecuencias. Este
hecho tiene una consecuencia
directa, a la frecuencia de pico, el
nivel máximo de la señal de entrada
que está dentro de la zona estable se reduce por la ganancia de dicho pico.
Una desventaja destacada que presenta la compensación “feedback” es
que su consumo de potencia es “intrínsecamente” más elevado, además la
estabilidad que presentan en gran señal es muy pobre, es por este motivo
que [Muno05] ha propuesto una arquitectura mixta, Fig.(2.17), de modo
que se optimice la compensación, se asegure la estabilidad y se reduzca el
consumo de potencia.
STF
(dB
)
Frecuencia (Hz)
-Feedback Forward
Figura 2.16. Técnicas de compensación.
Figura 2.17. CT ΣΔM con compensación “feedforward-feedback”.
DAC
Y(s)+-
+ +-
+ +-
++
)(1 sw )(2 sw )(3 sw )(4 sw
d 4 d 2 d 1
c1
X(s) Y(s)
44
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
2.6 Figuras de Medida.
Las figuras de medida de un convertidor A/D pueden dividirse en dos
grupos: estáticas y dinámicas. Una fuente común de errores estáticos es el
desapareamiento de los componentes. La DNL (de “Differential Non
Linearity”) e INL (de “Integral Non Linearity“) son frecuentemente utiliza-
das como parámetros estáticos [Gust02]. Las prestaciones dinámicas están
determinadas por los errores dependientes de la señal como slewing no-
lineal, clock feedthrough, glitches, settling, etc. Ambas prestaciones, estáti-
cas y dinámicas pueden ser investigadas en el dominio de la frecuencia. La
SNR (de “Signal to Noise Ratio“), THD (de “Total Harmonic Distortion“),
SFDR (de “Spurious Free Dynamic Range“) y SNDR (de “Signal to Noise
Distortion Ratio“) se usan comúnmente como parámetros dinámicos. Estas
figuras de medidas a menudo se determinan aplicando un simple tono.
También existen ciertas aplicaciones en el área de telecomunicaciones que
necesitan multi-tonos para caracterizar de manera apropiada al convertidor.
2.6.1 Prestaciones Estáticas.
Los errores estáticos son aquellos que afectan a la precisión del converti-
dor de datos cuando a su entrada se presentan señales en dc. Dichos errores
errores pueden ser caracterizados completamente por cuatro parámetros:
Offset, error de ganancia, INL y DNL [Hend97]. Cada uno de ellos puede
expresarse en LSB (de “Least Significant Bit“), o algunas veces en porcen-
taje con respecto al FSR (de “Full Scale Range“). Por ejemplo, un error de
1/2 LSB para un convertidor de 8-bit corresponde a 0.2% del FSR.
2.6.1.1 Error de Offset.
Aparece representado en la Fig.(2.18), es definido como la diferencia
entre los puntos nominal y actual, medido éste (el offset) en el eje de orde-
nadas para el DAC y en el de abcisas para el ADC.
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
45
2.6.1.2 Error de Ganancia.
Se representa en la Fig.(2.19) y se define como la diferencia entre los
puntos actual y nominal en la función de transferencia después de haber
corregido en valor de offset a cero.
2.6.1.3 Error de No-Linealidad Diferencial y No-Linealidad Inte-gral.
El error de no-linealidad diferencial se muestra en la Fig.(2.20) (algunas
veces visto como simplemente linealidad diferencial) es la diferencia entre
el ancho de un paso actual (para un ADC) o el alto del paso (para un DAC)
Figura 2.18. Error de offset. (a) Dac. (b) ADC.
0 1 2 3000
001
010
011 Curva IdealCurva afectada por el error
Valores Analógicos de Entrada
Cód
igos
Dig
itale
s de
Sal
ida
000 001 010 0110
1
2
3
Códigos Digitales de Salida
Val
ores
Ana
lógi
cos
de E
ntra
da
Error de Offset
Curva afectada por el error
Curva Ideal
Error de Offset
(a) (b)
Figura 2.19. Error de Ganancia. (a) Dac. (b)
0 1 2 3000
001
010
011
Pendiente Ideal
Valores Analógicos de Entrada
Cód
igos
Dig
itale
s de
Sal
ida
000 001 010 0110
1
2
3
Códigos Digitales de Salida
Val
ores
Ana
lógi
cos
de E
ntra
da
Ganancia Actual
Curva nominal
(a) (b)
Pendiente real
Erro
r de
Gan
anci
a
46
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
y el valor ideal de 1 LSB. Por lo tanto, si el ancho o alto de paso es exacta-
mente 1 LSB, entonces el error de no-linealidad es cero.
Por su parte, el error de no-linealidad integral, Fig.(2.20), representa la
desviación de los valores de la actual función de transferencia con respecto
a una línea recta. Esta línea recta puede ser la recta de “mejor ajuste (en
inglés “best fitting”) o la denominada “end-point”. Esta segunda opción es
la que usualmente se utiliza debido a que puede ser verificada más directa-
mente. Para un ADC, las desviaciones son medidas en la transiciones de un
paso al próximo, y para el DAC éstas se miden en cada paso. El nombre
no-linealidad integral deriva del hecho de que la suma de las no-linealida-
des diferenciales desde el código cero hasta un paso en particular, deter-
mina el valor de la no-linealidad integral en ese paso.
2.6.2 Prestaciones Dinámicas.
Además de los errores estáticos que son causados por el mismatching en
los componentes del convertidor, algunas otras fuentes de error aparecen
cuando la señal de entrada cambia rápidamente. Esos errores dinámicos,
dependen de la señal y la frecuencia, incrementándose cuando lo hace la
amplitud o la velocidad de cambio de dicha señal.
0 1 2 3000
001
010
011
Característica nominal
Valores Analógicos de Entrada
Cód
igos
Dig
itale
s de
Sal
ida
000 001 010 0110
1
2
3
Códigos Digitales de Salida
Val
ores
Ana
lógi
cos
de E
ntra
da
Ganancia Actual
Curva nominal
(a) (b)
Curva real
INL
DNL1
Δ
Δ
DNL2
INL
Figura 2.20. Error No-linealidad Diferencial (DNL) y Error No-linealidad Integral (INL). (a) ADC. (b) DAC.
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
47
2.6.2.1 Distorsión Total Armónica (THD).
El THD de una señal es la razón de la suma de la potencia de todos los
armónicos después de la frecuencia fundamental y la potencia en dicha fre-
cuencia. Se suele expresar como un porcentaje. Su ecuación se expresa a
continuación:
(Ec 2.20)
Expresado en decibelios,
(Ec 2.21)
donde es el valor rms del armónico fundamental, y hasta
representa el valor rms del segundo armónico hasta el N-ésimo
armónico.
2.6.2.2 Número equivalente de bit (ENOB).
Para una entrada sinusoidal, de amplitud y frecuencia conocidas, después
de corregir el error de ganancia y offset, el número de bits efectivos, es la
diferencia entre la resolución del convertidor ideal y la resolución del con-
vertidor afectado por las no-idealidades. De manera matemática se puede
definir como,
(Ec 2.22)
2.6.2.3 Rango Dinámico Libre de Espúreos (SFDR).
El SFDR se utiliza como parámetro para referirnos al rango dinámico
antes de que cualquier ruido o distorsión degrade a la señal fundamental
[Intec]. Es la diferencia entre el fundamental y el espúreo más alto dentro
de la banda de interés, Fig.(2.21).
THDPotencia de Armónicos∑
Potencia Armónico Fundamental-------------------------------------------------------------------------------
V22 V3
2 V42 ....+ + +
V12
---------------------------------------------------= =
THD dB 20 10log•AHD2 rms[ ]
2 AHD3 rms[ ]2 ........ AHDN rms[ ]
2+ + +A fin[ ] rms
----------------------------------------------------------------------------------------------------------------⎝ ⎠⎜ ⎟⎛ ⎞
=
A fin[ ] rms AHD3 rms[ ]2
AHDN rms[ ]2
ENOBSNRActual 1 76,–
6 023,-------------------------------------------=
48
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
2.6.2.4 Relación Señal-Ruido (SNR) y Señal-Ruido+Distorsión(SNDR).
Para una señal sinusoidal pura, con una determinada amplitud y frecuen-
cia, el SNR es la razón entre el valor rms de la amplitud de la señal de
salida y el valor rms del ruido de salida sobre una ventana específica de
interés. El ruido incluye todos los componentes presentes en la salida,
exceptuando la señal de entrada, distorsión armónica y las desviaciones
causadas por la respuesta de sistemas lineales e invariantes en el tiempo
(ganancia y desplazamiento de fase) o desplazamiento del nivel de dc. El
SNR es expresado en dB.
Por su parte, la SNDR presenta una definición muy parecida a la que se
acaba de dar para la SNR, la diferencia estriba en que aquí se incluye en el
ruido la distorsión armónica.
Figura 2.21. Medida de SFDR.
Frecuencia
Amplitud Armónico Fundamental
Espúreo de mayor amplitudS
FDR
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
49
2.7 Estado del arte de CT ΣΔM.
La Tabla 2.1 muestra una síntesis de los diseños más relevantes en el
campo de moduladores en tiempo continuo, cuyo cuantizador es de un sólo
bit.
Tabla 2.1. Visión general de los trabajos realizados en el diseño de moduladores en tiempo continuo CMOS. Cuantizadores de un bit.
Trabajo Fs (MHz)
OSR DR(Bits)
Bw (MHz)
Proceso/Polarización
Arquitectura Power (mW)
FOM1a FOM2
[Abou01] 25.6 128 13 0.1 0.18μ/1.8V
SLb, 3º orden.
1.62 0.99 2.39
[Veld02] 153.6 38.4 11.3 2 0.18μ/1.8V
SL, 4º orden.
3.3 0.33c 2.22
[Bree00] 13 65 13.3 0.2 0.35μ/2.5V
SL, 4º orden.
1.8 1.1 2.15
[Zwan96] 0.512 64 13 0.34 0.5μ/2.2V
SL, 4º orden.
0.2 3.05 0.77
[Gerf01] 2.4 48 12 0.025 0.5μ/3.3V
SL, 3º orden.
0.25 1.22 0.97
[Gerf02] 2.4 48 11.3 0.025 0.5μ/1.5V
SL, 3º orden.
0.25 1.94 0.38
[Badj02] 1.408 64 10 0.011 0.5μ/1.8V
SL,4º
orden.
1.7 75.46
[Gerf03] 2.4 48 11.8 0.025 0.5μ/3.3V
SL,3º
orden.
0.135 0.76 1.36
[Luh00] 400 64 10 3.1 0.6μ/3.3V
SL,5º
orden.
16 2.52 0.12
[Lin99] 80 16 10.5 2.5 1.2μ/
3V
SL, 2º orden.
12 2.34 0.13
[Redm94] 2.8 56 13 0.02 1.6μ/
3V
SL, 4º orden.
[Comi91 ] 18.5 128 9 0.072 2μ/
5V
SL,1º
orden.
3 40.69
[Hallg92] 150 128 10 0.146 2μ/ SL,2º
orden.[Luh98a] 50 25 8 1 2μ/
5V
SL,2º
orden.
16.6 10.70 0.02
[Luh98b] 50 25 9.6 1 2μ/
5V
SL,2º
orden.
15 29.30
[Putt04] 281.6 140 12.5 1 0.18μ/1.8V
SL, 3º orden.
6 0.52 3.23
[Zwan00] 21.07 32 13.3 0.2 2.5μ/2.5V
SL,5º
orden.
8 1.20 2.42
[Ortm03] 2.4 48 10 0.025 0.5μ/3.3V
SL, 3º orden.
0.25 4.88 0.06
2 5V,±
50
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
La Fig.(2.22) y Fig.(2.23) dan muestra gráfica de lo relatado en la Tabla
2.1. Observando a dichas figuras podemos extraer algunas conclusiones
importantes:
• La mayoría de los moduladores no sobrepasan los 500 MHz de fre-
cuencia de muestreo, habiendo solamente tres casos, [Dagh04],
[Scho05] y [Pun07] que superan .
Trabajo Fs (MHz)
OSR DR(Bits)
Bw (MHz)
Proceso/Polarización
Arquitectura Power (mW)
FOM1 FOM2
[Phil03] 64 64 12.3 1 0.18μ/1.8V
SL,
Complex.
4.32 0.46 2.96
[Sami03] 3.2 64 9.3 0.05 0.5μ/1.5V
SL, 3º orden.
0.07 2.22 0.08
[Phil04] 64 32 14.5 1 0.18μ/1.8V
SL 2 1.20 0.20
[Dagh04] 2000 813 12.4 1.23 0.18μ/1.8V
SL,2º
orden.
18 1.03 2
[Scho05] 1000 62 10 8 0.09μ/1.1V
SL, 3º orden.
10 0.61 0.48
[Das05] 256 213 14 0.6 0.09μ/1.3V
SL, 4º orden.
5.4 0.55 8.60d
[Naga05] 132 50 10.37 1.3 0.11μ/1.2V
SL, 4º orden
3.5 1.02 0.38
[Pun07] 3.2 64 12 0.025 0.18μ/0.5V
SL, 3º orden
0.3 1.46 0.81
[Sami05] 3.2 32 10 0.05 0.5μ/3.3V
SL, 3º orden.
0.078 0.76 0.39
a.
donde:
• Pw corresponde al consumo de potencia, en watios. Bw, se refiere al ancho de Banda, en
hercios.b. Lazo simple. Esta sigla también se indicará en la Tabla 2.2.c. Corresponde al valor FOM1 más bajo.d. Corresponde al valor FOM2 más alto.
Tabla 2.1. Visión general de los trabajos realizados en el diseño de moduladores en tiempo continuo CMOS. Cuantizadores de un bit.
FOM1Pw
2ENOB 2Bw•-------------------------------- 1012•
pJpaso de conversión----------------------------------------------
[Good96]=
FOM2 2 k T••3 22 ENOB•× 2Bw×
Pw-------------------------------------------------• Wool97[ ]=
1 GHz
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
51
• En cuanto a la resolución, vemos que las diversas muestras se con-
centran en dos grupos perfectamente determinados, siendo el rango
del primero8 8-10 bits y para el segundo9 12-14 bits.
8. [Badj02],[Luh00],[Lin99],[Comi91],[Hallg92],[Luh98a],[Luh98b],[Ortm03],[Sami03],[Phil04],[Scho05],[Sami05].
9. [Abou01],[Veld02],[Bree00],[Zwan96],[Gerf01],[Gerf02],[Gerf03],[Redm94],[Putt04],[Zwan00],[Phil03],[Dagh04],[Das05],[Pun07].
Figura 2.22. CT ΣΔM single bit. Frecuencia de muestreo vs resolución.
10-1 100 101 102 103 1047
8
9
10
11
12
13
14
15
[Abou01][Veld02][Bree00][Zwan96][Gerf01][Gerf02][Badj02][Gerf03][Luh00][Lin99][Redm94][Comi91][Hallg92][Luh98a][Luh98b][Putt04][Zwan00][Ortm03][Sami03][Phil03][Phil04][Blan02][Dagh04][Scho05][Das05][Naga05][Pun07][Sami05]
Frecuencia (MHz)
Res
oluc
ión
(Bits
)
Figura 2.23. CT ΣΔM single bit. Frecuencia de muestreo vs potencia.
10-1 100 101 102 103 10410-2
10-1
100
101
102
[Abou01][Veld02][Bree00][Zwan96][Gerf01][Gerf02][Badj02][Gerf03][Luh00][Lin99][Comi91][Luh98a][Luh98b][Putt04][Zwan00][Ortm03][Sami03][Phil03][Phil04][Dagh04][Scho05][Das05][Naga05][Pun07][Sami05]
Frecuencia (MHz)
Pote
ncia
(mw
)
52
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
• En referencia a la potencia existe mayor dispersión, sin embargo se
observa la existencia de un conjunto de trabajos que no sobrepasa los
8 mW, incluso hay dos moduladores, [Sami05] y [Sami03] que con-
sumen 78μw y 70 μw respectivamente, aproximándonos de este
modo a la barrera de los pocos μw.
En la segunda parte de este apartado se abarca los diseños de modulado-
res dónde el cuantizador utilizado dispone de más de un bit de resolución.
En La Tabla 2.2 se presentan dichos trabajos.
Tabla 2.2. Visión general de los trabajos realizados en el diseño de moduladores en tiempo continuo CMOS.
Trabajo Fs (MHz)
OSR DR(Bits)
Bw (MHz)
Proceso/Polarización
Arquitectura Power (mW)
FOM1a FOM2
[Dorr03] 104 26 10 2 0.12μm/
1.2V
SL,3º
orden.
3 0.73 0.40
[Pato04] 300 10 11 15 0.13μm/
1.5V
SL,4º
orden.
70 1.14 0.52
[Yan03] 35.2 16 14 1.1 0.5μm/
3.3V
SL,3º
orden.
62 2.43 1.37
[Yan04] 35.2 16 14.4 1.1 0.5μm/
3.3V
SL,3º
orden.
62 2.43 1.37
[Moya03] 240 10 13 12 0.5μm/
5V
SL,3º
orden.
75 0.38 6.19
[Schi04] 26 54.1 14 0.24 0.13μm/1.25V
SL,4º
orden.
3 0.38 12.38b
[Dorr05] 104 26 12 2 0.13μm/
1.5V
SL,3º
orden.
3 0.18 6.45
[Mitt06] 640 16 13 20 0.13μm
1.2V
SL,3º
orden.
20 0.12c 9.68
[Sami06] 1.6 16 9.34 0.05 0.5μm/
3.3V
SL,2º
orden.
0.12 1.85 0.10
[Caldw06] 200 5 7.81 20 0.18μm/
1.8V
SL,3º
orden.
103 11.47
0.01
[Tort07] 240 6 12 20 0.13μm/
1.2V
MASH(2-2-1) 60 0.37 3.23
[Gian03] 300 10 11 15 0.13μm/
1.5V
SL,4º
orden.
70 1.14 0.52
[Font05] 50.4 42 12.5 0.6 0.09μm/
1.5V
SL,3º
orden.
6 0.86 1.94
[Morr05] 6.144 153.6 16.65 0.02 0.18μm/
3.3V
SL,2º
orden.
37.29
9.07 3.27
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
53
Como hiciéramos en el apartado anterior, trasladamos la información
presentada en tablas a formato gráfico, Fig.(2.24) y Fig.(2.25), para una
mejor comprensión.
En este caso no se presentan “cluster” de puntos tan destacados como en
el caso anterior. En este sentido debemos destacar el trabajo de [Mitt06],
con una frecuencia de muestreo de 640 MHz, es capaz de alcanzar los 12-
bit, consumiendo tan sólo 20 mW y con un ancho de banda de 20 MHz.
Trabajo Fs (MHz)
OSR DR(Bits)
Bw (MHz)
Proceso/Polarización
Arquitectura Power (mW)
FOM1 FOM2
[Nguy05] 6.144 128 15.9 0.024
0.35μm/
3.3V
SL,4º
orden.
18 6.13 2.88
[Cald05 200 20.4 8.9 4.9 0.18μm/
1.8V
SL,3º
orden.
103 22 0.01
[Aria06] 320 16 8.70 10 0.25μm/
2.5V
SL,2º
orden.
32 3.85 0.03
[Bree04] 160 8 10.87 10 0.18μm/
1.8V
MASH(2-2) 122 3.26 0.17
a. Las ecuaciones que detallan la FOM1 y FOM2 aparecen en el pie de la Tabla 2.1.b. Corresponde al valor FOM2 más alto.c. Corresponde al valor FOM1 más bajo.
Tabla 2.2. Visión general de los trabajos realizados en el diseño de moduladores en tiempo continuo CMOS.
Figura 2.24. CT ΣΔM multi-bit. Frecuencia de muestreo vs resolución.
100 101 102 1037
8
9
10
11
12
13
14
15
16
17[Dorr03][Pato04][Yan03][Yan04][Moya03][Schi04][Dorr05][Mitt06][Sami06][Caldw06][Tort06][Gian03][Font05][Morr05][Nguy05][Cald05][Aria06][Bree04]
7
Res
oluc
ión
(Bits
)
Frecuencia (MHz)
54
Capítulo 2 : Moduladores ΣΔ de tiempo continuo: Fundamentos, Arquitecturas y Estado del arte.
10-1 100 101 102 1030
20
40
60
80
100
120
140[Dorr03][Pato04][Yan03][Yan04][Moya03][Schi04][Dorr05][Mitt06][Sami06][Caldw06][Tort06][Gian03][Font05][Morr05][Nguy05][Cald05][Aria06][Bree04]
7
Figura 2.25. CT ΣΔM multi-bit. Frecuencia de muestreo vs potencia.
Frecuencia (MHz)
Pote
ncia
(mw
)
Diseño de bloques básicos para un modulador ΣΔ en cascada de tiempo continuo y alta velocidad.
55
2.8. Conclusiones.
En este capítulo se han detallado los conceptos principales referentes a
los convertidores de datos (desde la parte analógica a la digital), de este
modo se le ha prestado especial atención a describir un bloque fundamental
como es el cuantizador y el error inherente que implica la operación de
éste: el error de cuantización. También se ha analizado el efecto que tiene
sobre la relación señal-ruido la acción de sobremuestrear la señal entrada.
Por otra parte, en el apartado dedicado a los CT ΣΔMs, nos hemos dete-
nido en mostrar el concepto de noise-shaping, así como una de las ventajas
de este tipo de moduladores: el inherente filtro aliasing. También se han
detallado las principales arquitecturas de este tipo de convertidores de
datos: lazo simple y en cascada, así como las alternativas empleadas para
estabilizar el filtro de lazo: compensación feedback y feedforward.
Finalmente, el capítulo termina haciendo una revisión de las figuras de
medida, esto es, parámetros que se utilizan para medir el buen comporta-
miento del convertidor, y, mostrando una visión general del estado del arte
para este tipo de circuitos.