ΕΙΣΑΓΩΓΗ - users.uoa.grusers.uoa.gr/~sdi1100150/D.I.T./Logic Design/Lab_shmeiwseis.pdf ·...

1. ΕΙΣΑΓΩΓΗ

ΕΙΣΑΓΩΓΗ

• Γενικά περί ψηφιακών συστηµάτων • Το ψηφιακό σήµα • Αριθµητικά συστήµατα • ∆υαδικοί κώδικες • Ολοκληρωµένα κυκλώµατα • Εργαστηριακή υποδοµή

Λογική Σχεδίαση - Εργαστήριο

2

1.1. ΤΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ ΓΕΝΙΚΑ Η µεγάλης έκτασης εξάπλωση των εφαρµογών σύγχρονης τεχνολογίας σήµερα µας φέρνει σε καθηµερινή επαφή µε πλειάδα ψηφιακών συσκευών, συστηµάτων και υπηρεσιών. Οι προσωπικοί υπολογιστές (PCs), η κινητή τηλεφωνία µε το τεράστιο όγκο των εφαρµογών της και οι τηλεπικοινωνίες γενικότερα, οι ψηφιακές κάµερες και µεγάλο µέρος των κυκλωµάτων της τηλεόρασης, τα ψηφιακά όργανα µετρήσεων (πολύµετρα, θερµόµετρα, ρολόγια, χρονόµετρα κ.λ.π.) και ένας ακόµα τεράστιος αριθµός τέτοιων εφαρµογών, βρίσκονται δίπλα µας για καθηµερινή χρήση, ενώ η εξοικείωσή µας µαζί τους πολλές φορές είναι µοναδική.

Σχήµα 1.1-1. Απλό διάγραµµα ενός προσωπικού υπολογιστή (PC)

Μια τέτοια εφαρµογή φαίνεται στο σχήµα 1.1-1 και δείχνει το πολύ γενικευµένο διάγραµµα ενός ψηφιακού υπολογιστικού συστήµατος, του γνωστού µας προσωπικού υπολογιστή (personal computer - PC). Αποτελείται από την κεντρική µονάδα επεξεργασίας (CPU) η οποία επεξεργάζεται τα δεδοµένα σύµφωνα µε τις οδηγίες κάποιου προγράµµατος και παρακολουθεί, ελέγχει και συντονίζει όλες τις µονάδες του υπολογιστικού συστήµατος. Υπάρχει ακόµα η µονάδα κύριας µνήµης στην οποία βρίσκεται αποθηκευµένο όλο το πρόγραµµα των αρχικών δεδοµένων του συστήµατος καθώς επίσης και τα ενδιάµεσα αποτελέσµατα. Τέλος διακρίνονται οι συσκευές επικοινωνίας, που τις αποτελούν οι µονάδες εισόδου και εξόδου και οι οποίες επιτρέπουν την επικοινωνία του συστήµατος µε το περιβάλλον. Η µονάδα εισόδου µπορεί να είναι ένα πληκτρολόγιο (keyboard), η δε µονάδα εξόδου µια οθόνη (monitor). Οποιαδήποτε εντολή µεταφέρεται στον ηλεκτρονικό υπολογιστή (Η/Υ) µε τη βοήθεια του πληκτρολογίου, ενώ το αποτέλεσµα της επεξεργασίας το διαβάζουµε στην οθόνη µας. Υπάρχει βέβαια η δυνατότητα, εκτός των παραπάνω αναφερθέντων µονάδων επικοινωνίας, να χρησιµοποιηθούν και άλλες, όπως το µικρόφωνο ή το CD-Rom για την είσοδο, το µεγάφωνο για την έξοδο κ.λ.π. Τα ψηφιακά συστήµατα υλοποιούνται σχεδόν εξ ολοκλήρου µε ψηφιακά κυκλώµατα, τα οποία αποτελούν µέρος των ηλεκτρονικών κυκλωµάτων. Τα ηλεκτρονικά κυκλώµατα διακρίνονται σε τρεις κύριες κατηγορίες, τα αναλογικά, τα ψηφιακά και τα υβριδικά (σχήµα 1.1-2). Τα αναλογικά κυκλώµατα δέχονται σαν εισόδους αναλογικά σήµατα και παράγουν επίσης αναλογικά σήµατα στις εξόδους τους. Τα αναλογικά σήµατα είναι συνεχή ηλεκτρικά σήµατα που µεταβάλλονται σαν συναρτήσεις του χρόνου. Τα ψηφιακά κυκλώµατα χρησιµοποιούν σαν εισόδους ψηφιακά σήµατα και οι έξοδοί τους παράγουν επίσης ψηφιακά σήµατα. Τα ψηφιακά σήµατα είναι δυαδικά ηλεκτρικά σήµατα µε τα οποία θα ασχοληθούµε αναλυτικά στη συνέχεια. Τέλος τα υβριδικά κυκλώµατα επεξεργάζονται ψηφιακά ή/και αναλογικά σήµατα. Οι είσοδοί τους δηλαδή µπορεί να δέχονται ψηφιακά ή/και αναλογικά σήµατα και οι έξοδοί τους να παράγουν αντίστοιχα αναλογικά ή/και ψηφιακά σήµατα. Τα ψηφιακά κυκλώµατα τα διακρίνουµε σε δύο µεγάλες κατηγορίες. Τα συνδυαστικά και τα ακολουθιακά. Τα συνδυαστικά κυκλώµατα είναι κυκλώµατα, που οι έξοδοι τους εξαρτώνται αποκλειστικά από τις τιµές των εισόδων τους τη συγκεκριµένη χρονική στιγµή

Μονάδα µνήµης

(Memory)

Κεντρική µονάδα

επεξεργασίας (CPU)

Συσκευές επικοινωνίας Εισόδου

Πληκτρολόγιο (Κeyboard)

Εξόδου

Οθόνη (Monitor)

Εισαγωγή. Γενικές γνώσεις

3

(σχήµα 1.1-3α). Στα ακολουθιακά κυκλώµατα η έξοδός τους εξαρτάται, εκτός από τις τιµές των εισόδων τους στη συγκεκριµένη χρονική στιγµή και από την προηγούµενή τους κατάσταση.

Σχήµα 1.1-2. Κύριες κατηγορίες ηλεκτρονικών κυκλωµάτων - Ψηφιακά κυκλώµατα

Αυτό συµβαίνει, επειδή υπάρχει ένα στοιχείο µνήµης που “θυµίζει” στην νέα κάθε φορά είσοδο και την προηγούµενη κατάσταση της εξόδου του κυκλώµατος, όπως χαρακτηριστικά φαίνεται στο σχήµα 1.1-3β. Τέλος τα ακολουθιακά κυκλώµατα τα διακρίνουµε σε σύγχρονα και ασύγχρονα . Σχήµα 1.1-3. Σχηµατικά διαγράµµατα συνδυαστικού και ακολουθιακού κυκλώµατος

Τα πλεονεκτήµατα των ψηφιακών συστηµάτων είναι ιδιαίτερα σηµαντικά και αφορούν : • Την ακρίβεια και αξιοπιστία (µικρή ευαισθησία) • Την ευκολία στη σχεδίαση (Λογική σχεδίαση) • Τη δυνατότητα προγραµµατισµού (Προγραµµατιζόµενες διατάξεις λογικής - PLDs) • Tην υψηλή συχνότητα λειτουργίας (επεξεργαστές στα 500 MHz µε 100 εκατοµµύρια.

αποτελέσµατα πράξεων στο δευτερόλεπτο) • Την υψηλή απόδοση µε χαµηλό κόστος

Το ψηφιακό σήµα - Θετική και αρνητική λογική

Στο σχήµα 1.1- 4 φαίνεται ένα ψηφιακό σήµα, που θα µπορούσε να είναι το σήµα µιας γεννήτριας τετραγωνικών παλµών. Αντίθετα µε ότι συµβαίνει στα αναλογικά σήµατα, αυτό χαρακτηρίζεται από πεπερασµένο αριθµό διακριτών καταστάσεων, που στη περίπτωσή µας είναι δύο (δυαδικό ηλεκτρικό σήµα) και ονοµάζονται δυαδικές, την υψηλή (High-Η) και τη χαµηλή (Low-L). Η κατάσταση High, για το συγκεκριµένο παράδειγµα, θεωρούµε ότι αντιστοιχεί στα 5 volts και η Low στα 0 volts. Οι ενδιάµεσες τιµές µεταξύ 0 και 5 volts θεωρούνται πρακτικά ανύπαρκτες. Οι δύο αυτές καταστάσεις, που στην ουσία εκφράζουν δύο επίπεδα (στάθµες) τάσης, ονοµάζονται και λογικές καταστάσεις. Όταν στη λειτουργία ενός ψηφιακού κυκλώµατος η λογική κατάσταση High (υψηλή στάθµη τάσης) αντιστοιχεί στο λογικό 1 και

Συνδυαστικό κύκλωµα Είσοδοι ΄Έξοδοι

α. Συνδυαστικό κύκλωµα

β. Ακολουθιακόκύκλωµα Είσοδοι Έξοδοι

Συνδυαστικό κύκλωµα

Στοιχείο µνήµης

ΑΝΑΛΟΓΙΚΑ ΥΒΡΙ∆ΙΚΑ

ΗΛΕΚΤΡΟΝΙΚΑ ΚΥΚΛΩΜΑΤΑ

ΨΗΦΙΑΚΑ

Συνδυαστικά Ακολουθιακά

Σύγχρονα Ασύγχρονα


4

η λογική κατάσταση Low (χαµηλή στάθµη τάσης) αντιστοιχεί στο λογικό 0, λέµε ότι το κύκλωµα λειτουργεί µε θετική λογική (σχήµα 1.1-4α). Αντίθετα, όταν στο λογικό 1 αντιστοιχεί η λογική κατάσταση Low και στο λογικό 0 η λογική κατάσταση High, λέµε πως το κύκλωµα λειτουργεί µε αρνητική λογική (σχήµα 1.1-4β).

Σχήµα 1.1- 4. Ψηφιακά σήµατα.

Τα λογικά 0 και 1 θα µπορούσαν να είναι τα ψηφία ενός δυαδικού συστήµατος αρίθµησης, το οποίο θα απλούστευε έτσι τη διαδικασία περιγραφής και ανάλυσης των δυαδικών σηµάτων. Το δυαδικό σύστηµα αρίθµησης, όπως και άλλα ενδιαφέροντα αριθµητικά συστήµατα, θα δούµε στη συνέχεια

1.2. ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ

Ορισµός αριθµητικών συστηµάτων Στις καθηµερινές µας ανάγκες για τη διαδικασία µέτρησης των διαφόρων µεγεθών χρησιµοποιούµε όλοι µας το δεκαδικό σύστηµα αρίθµησης. Για την ανάπτυξη, την ανάλυση και τη λειτουργία των ψηφιακών συστηµάτων είναι απαραίτητη η γνώση και άλλων συστηµάτων αρίθµησης, µε βασικότερα το δυαδικό και το δεκαεξαδικό. Παλαιότερα χρησιµοποιούσαµε σε τέτοιες εφαρµογές και το οκταδικό σύστηµα. Το δυαδικό σύστηµα αρίθµησης έχει µόνο δύο ψηφία, το 0 και το 1, το γνωστό µας δεκαδικό δέκα ψηφία, από το 0 µέχρι και το 9 και το δεκαεξαδικό τέλος έχει δεκαέξι ψηφία, από το 0 µέχρι και το F (πίνακας 1.2-1). Το δυαδικό σύστηµα µε τα δύο µόνο ψηφία, απλουστεύει πολύ τη διαδικασία περιγραφής και ανάλυσης των δυαδικών σηµάτων. Για να κατανοήσουµε ευκολότερα τα διάφορα αριθµητικά συστήµατα ας θυµηθούµε πρώτα από τη κλασική άλγεβρα, πως ορίζεται το γνωστό µας δεκαδικό σύστηµα αρίθµησης. Είναι γνωστό πως ένας αριθµός του δεκαδικού συστήµατος, ο 2127 για παράδειγµα, ορίζει µια ποσότητα που είναι ίση µε 2 χιλιάδες, 1 εκατοντάδα, 2 δεκάδες και 7 µονάδες. Θα µπορούσαµε έτσι να τον γράψουµε : 2x103+1x102+2x101+7x100 Παρατηρούµε, ότι οι χιλιάδες, οι εκατοντάδες, οι δεκάδες και οι µονάδες είναι δυνάµεις του 10. Το 10 αποτελεί τη βάση r, η οποία καθορίζεται από των αριθµό των ψηφίων κάθε αριθµητικού συστήµατος. Η θέση κάθε ψηφίου του αριθµού έχει διαφορετική αξία και τη καθορίζει η δύναµη της βάσης στη συγκεκριµένη θέση. Έτσι, στο δεκαδικό σύστηµα, οι µονάδες εκφράζονται µε τη µηδενική δύναµη του δέκα (100), οι δεκάδες µε την πρώτη δύναµη του δέκα (101), οι εκατοντάδες µε τη δεύτερη δύναµη του δέκα (102) κ.ο.κ. Γίνεται εποµένως κατανοητό πως ένας αριθµός θα µπορούσε να παρασταθεί ως εξής :

Υ5 Υ4 Υ3 Υ2 Υ1 Υ0 όπου κάθε συντελεστής Υ είναι ένα από τα 10 ψηφία (0,1,2,...,9) του δεκαδικού συστήµατος, ο δε δείκτης του (5,4,...,0 στο παράδειγµά µας) θα δείχνει τη θέση του αντίστοιχου ψηφίου, τη δύναµη του 10 δηλαδή, µε την οποία θα πρέπει να πολλαπλασιαστεί ο συντελεστής. Αν ο αριθµός είχε και υποδιαστολή θα γραφόταν :

Υ5 Υ4 Υ3 Υ2 Υ1 Υ0 Υ-1 Υ-2

όπου οι δείκτες -1 και -2 θα αντιπροσώπευαν αντίστοιχα τις δυνάµεις 10-1 και 10-2 και ο αριθµός θα ήταν : 105Υ5 + 104Υ4 + 103Υ3 + 102Υ2 + 101Υ1 + 100Υ0 + 10-1Υ-1 + 10-2Υ-2

1 High

0 Low

α. Θετική λογική

Λογικέςτιµές

Kαταστάσεις σήµατος

β. Αρνητική λογική 1

0

Λογικές τιµές

Kαταστάσεις σήµατος

High

Low


5

Με τον ίδιο τρόπο µπορεί να παρασταθούν οι αριθµοί όλων των αριθµητικών συστηµάτων. Το δυαδικό σύστηµα έχει βάση το 2 (r=2) και ένας εξαψήφιος δυαδικός αριθµός εποµένως µπορεί να παρασταθεί ως εξής : 25Υ5 + 24Υ4 + 23Υ3 + 22Υ2 + 21Υ1 + 20Υ0 µε τους συντελεστές Υ5,Υ4,Υ3,Υ2,Υ1 και Υ0 να αντιστοιχούν σε ένα από τα δύο δυαδικά ψηφία, το 0 ή το 1. Τέλος στο δεκαεξαδικό σύστηµα (βάση r = 16), θα έχουµε :

165Υ5 + 164Υ4 + 163Υ3 + 162Υ2 + 161Υ1 + 160Υ0 µε τους συντελεστές Υ5,Υ4,Υ3,Υ2,Υ1 και Υ0 να αντιστοιχούν σε ένα από τα δεκαέξ ψηφία (0,1,…..,F) του δεκαεξαδικού συστήµατος αρίθµησης, που φαίνονται στο πίνακα 1.2-1.

Πίνακας 1.2-1 Αριθµοί στα αριθµητικά συστήµατα µε βάσεις τα : 10, 2, 8 και 16

Γενικά, ένας αριθµός εκφρασµένος σε σύστηµα βάσης r, έχει συντελεστές που πολλαπλασιάζονται µε δυνάµεις του r και οι τιµές των συντελεστών του κυµαίνονται από το 0 µέχρι το r-1.

Μετατροπή δυαδικού και δεκαεξαδικού στο δεκαδικό Από όσα αναφέρθηκαν µέχρι τώρα γίνεται εύκολα κατανοητό, ότι η γνώση της µετατροπής ενός αριθµού από το δεκαδικό σύστηµα αρίθµησης σε κάποιο άλλο µε βάση r≠10 (από το δεκαδικό για παράδειγµα στο δυαδικό ή το δεκαεξαδικό), είναι απόλυτα αναγκαία, όπως και το αντίθετο. Το ίδιο αναγκαία είναι επίσης και η µετατροπή ενός αριθµού από ένα αριθµητικό σύστηµα βάσης rx≠10 σε αριθµητικό σύστηµα µε βάση πάλι ry≠10 (από το δυαδικό στο δεκαεξαδικό για παράδειγµα). Στη συνέχεια θα δούµε πρώτα το τρόπο µετατροπής ενός αριθµού από το δυαδικό ή το δεκαεξαδικό στο δεκαδικό σύστηµα. Το δυαδικό (binary) σύστηµα, όπως αναφέρθηκε ήδη, αποτελείται από δύο ψηφία (bits), το 0 και το 1. Οι συντελεστές εποµένως ενός δυαδικού αριθµού παίρνουν µόνον δύο τιµές, τις 0 και 1, κάθε δε συντελεστής πολλαπλασιάζεται µε δυνάµεις του 2, το οποίο 2 αποτελεί τη βάση (r=2) του συστήµατος. Έτσι ο δυαδικός αριθµός 1010,11 θα έχει ισοδύναµο δεκαδικό, τον :1x23 + 0x22 + 1x21 + 0x20 + 1x2-1 + 1x2-2 = 10.75 Αυτός είναι και ο τρόπος µετατροπής ενός δυαδικού αριθµού στον ισοδύναµο δεκαδικό του και αποτελεί ταυτόχρονα και το βασικό κανόνα µετατροπής ενός αριθµού µε βάση r≠10 στον ισοδύναµο δεκαδικό του. Στα παραδείγµατα που ακολουθούν θα δούµε µετατροπές αριθµών του δυαδικού και του δεκαεξαδικού συστήµατος στους ισοδύναµους δεκαδικούς τους. Οι πρώτοι 16 αριθµοί και η αντιστοιχία µεταξύ τους για το δεκαδικό, το δυαδικό, το οκταδικό και το δεκαεξαδικό σύστηµα φαίνονται στον πίνακα 1.2-1. Είναι φανερό πως υπάρχουν οι 16 πρώτοι αριθµοί για να καλύπτονται τα ψηφία όλων των συστηµάτων που

∆εκαδικό σύστηµα

(βάση το 10)

∆υαδικό σύστηµα

(βάση το 2)

Οκταδικό σύστηµα

(βάση το 8)

∆εκαεξαδικό σύστηµα (βάση το 16)

00 0000 00 0 01 0001 01 1 02 0010 02 2 03 0011 03 3 04 0100 04 4 05 0101 05 5 06 0110 06 6 07 0111 07 7 08 1000 10 8 09 1001 11 9 10 1010 12 A 11 1011 13 B 12 1100 14 C 13 1101 15 D 14 1110 16 E 15 1111 17 F


6

µας ενδιαφέρουν (το δεκαεξαδικό έχει 16 ψηφία) και η αντιστοιχία µεταξύ τους. Έτσι µπορούµε εύκολα να δούµε, πως το ψηφίο Α για παράδειγµα του δεκαεξαδικού συστήµατος, ισοδυναµεί µε τον αριθµό 10 του δεκαδικού, τον 1010 του δυαδικού και τον 12 του οκταδικού. Για να ξεχωρίζουµε σε ποιο σύστηµα ανήκει ένας αριθµός, γράφουµε τον αριθµό σε παρένθεση και κάτω δεξιά τη βάση του συστήµατος, ή γράφουµε τη βάση κάτω δεξιά του αριθµού σε παρένθεση, Έτσι ο (1010)2 ή 10109(2) είναι ο δυαδικός 1010, ο (10EF)16 είναι ο δεκαεξαδικός 10EF κ.λ.π. Παράδειγµα 1. Να ευρεθεί ο ισοδύναµος δεκαδικός του δυαδικού 101101. Έχουµε, 1x25+0x24+1x23+1x22+0x21+1x20 =32+0+8+4+0+1=45 Εποµένως ο (101101)2 είναι ισοδύναµος του (45)10 Παράδειγµα 2. Να ευρεθεί ο ισοδύναµος δεκαδικός του οκταδικού 104 Έχουµε : 1x82+0x81+4x80=64+0+4=68 Άρα o (104)8 είναι ισοδύναµος του (68)10

Παράδειγµα 3. Να ευρεθεί ο ισοδύναµος δεκαδικός του δεκαεξαδικού 10E. Εδώ παρατηρούµε ότι ο δεκαεξαδικός αριθµός περιλαµβάνει το ψηφίο του δεκαεξαδικού αριθµητικού συστήµατος E. Από τον πίνακα 1-1 φαίνεται ότι αυτό αντιστοιχεί στον δεκαδικό αριθµό 14, έτσι θα έχουµε: 1x162+0x161+14x160 = 256+0+14=270 Εποµένως ο (10E)16 είναι ισοδύναµος µε τον (270)10. Παράδειγµα 4. Να ευρεθεί ο ισοδύναµος δεκαδικός του δεκαεξαδικού 102F. Από τον πίνακα 1-1 βλέπουµε πως ο (F) 16 = (15) 10 , εποµένως : 1x163 +0x162 +2x161 +15x160 = 4096+0+32+15=4143 και τελικά (102F) 16 = (4143) 10 Παράδειγµα 5. Να ευρεθεί ο ισοδύναµος δεκαδικός του οκταδικού 167. Θα έχουµε : 1x82+6x81+7x80 = 64+48+7=119 και εποµένως ο (167) 8= (119) 10.

Μετατροπή του δεκαδικού στο δυαδικό και δεκαεξαδικό Για να βρούµε τον ισοδύναµο δυαδικό ενός δεκαδικού αριθµού ακολουθούµε την εξής διαδικασία. ∆ιαιρούµε τον προς µετατροπή δεκαδικό αριθµό µε το 2, το οποίο αποτελεί τη βάση του συστήµατος, “κρατάµε” το πηλίκο για να το ξαναδιαιρέσουµε και το υπόλοιπο της διαίρεσης, το οποίο θα είναι οπωσδήποτε 0 ή 1 αφού διαιρούµε µε το 2, αποτελεί το λιγότερο σηµαντικό ψηφίο (το 20 ) του δυαδικού. Στη συνέχεια διαιρούµε το πρώτο πηλίκο πάλι µε το 2, κρατάµε το νέο πηλίκο για την επόµενη διαίρεση και σηµειώνουµε το δεύτερο υπόλοιπο, που είναι το ψηφίο της θέσης 21 του δυαδικού. Αυτή η διαδικασία συνεχίζεται µέχρις ότου η διαίρεση δώσει πηλίκο µηδέν. Τότε η διαδικασία µετατροπής τελειώνει και το υπόλοιπο που αντιστοιχεί στην τελευταία διαίρεση, αποτελεί το περισσότερο σηµαντικό ψηφίο του δυαδικού αριθµού που ζητάµε. Στο παράδειγµα που ακολουθεί περιγράφεται αναλυτικά αυτή η διαδικασία. Παράδειγµα 6. Θα υπολογίσουµε τον ισοδύναµο δυαδικό του δεκαδικού 18. Ακολουθώντας τη διαδικασία στην οποία αναφερθήκαµε προηγουµένως έχουµε :

Το ψηφίο ενός αριθµού που ορίζεται από τη µηδενική δύναµη της βάσης του (αυτό δηλαδή που βρίσκεται δεξιότερα όπως διαβάζουµε τον αριθµό), είναι το λιγότερο σηµαντικό ψηφίο (Least Significant Bit–LSB), ενώ αυτό που βρίσκεται αριστερότερα, είναι το περισσότερο

10-δικός αριθµός

Βάση αριθµού (2)

Πηλίκο διαίρεσης µε το 2

Υπόλοιπο (2-δικός)

Θέση ψηφίου

18 δια 2 = 9 0 20 (LSB) 9 δια 2 = 4 1 21 4 δια 2 = 2 0 22 2 δια 2 = 1 0 23 1 δια 2 = 0 1 24 (ΜSB)


7

σηµαντικό ψηφίο (Most Significant Bit–MSB) του αριθµού. Έτσι, ο ισοδύναµος δυαδικός του 17 θα είναο ο : 10011 και θα ισχύει :

MSB→1 001 1← LSB Παράδειγµα 7. Να µετατραπεί στον ισοδύναµο δυαδικό του ο δεκαδικός 35. Θα ακολουθήσουµε διαδικασία ίδια µε αυτή του παραδείγµατος 6. Τελικά ο (35)10 = (100011)2 . Ο τρόπος για τη µετατροπή ενός δεκαδικού αριθµού στον ισοδύναµο δεκαεξαδικό του είναι ίδιος µε τον αντίστοιχο για τη µετατροπή ενός δεκαδικού στον ισοδύναµο δυαδικό του, µε τη διαφορά, ότι οι διαιρέσεις τώρα γίνονται µε το 16, αφού αυτό αποτελεί τη βάση του προς µετατροπή συστήµατος. Στα δύο παραδείγµατα που ακολουθούν θα δούµε αναλυτικά αυτή τη διαδικασία. Παράδειγµα 8. Να µετατραπεί ο (47)10 στον ισοδύναµό του δεκαεξαδικό. Παρατηρούµε στο παραπάνω παράδειγµα, ότι η διαίρεση του 47 µε το 16 µας δίνει πηλίκο 2 και υπόλοιπο (15)10. Το (15)10 όµως, όπως φαίνεται στον πίνακα 1.2-1, αντιστοιχεί στο δεκαεξαδικό ψηφίο F. Εποµένως στη θέση του υπολοίπου θα γράψουµε το ψηφίο F και όχι το 15. Είναι προφανές, ότι το υπόλοιπο µετά από κάθε διαίρεση για τη µετατροπή ενός δεκαδικού στον ισοδύναµο δεκαεξαδικό του θα είναι από 0 µέχρι F, κάποιο δηλαδή από τα ψηφία του δεκαεξαδικού συστήµατος. Τελικά για το παράδειγµα µας θα έχουµε : (47)10 = (2F)16. Παράδειγµα 9. Να µετατραπεί ο (282)10 στον ισοδύναµό του δεκαεξαδικό. Ακολουθώντας ακριβώς την ίδια µε το προηγούµενο παράδειγµα διαδικασία θα έχουµε : Η πρώτη διαίρεση και εδώ θα µας δώσει υπόλοιπο (10)10, το οποίο είναι ισοδύναµο του δεκαεξαδικού ψηφίου Α. Εποµένως ο (282)10 = (11Α)16.

Μετατροπές από το δυαδικό στο δεκαεξαδικό και αντίστροφα Τελειώνοντας την αναφορά µας στα αριθµητικά συστήµατα και τη µετατροπή από το ένα σύστηµα στο άλλο, θα αναφερθούµε στον τρόπο µετατροπής ενός δυαδικού αριθµού στον ισοδύναµό του δεκαεξαδικό και το αντίστροφο, γιατί και τα δύο συστήµατα βρίσκουν ευρύτατη εφαρµογή στα υπολογιστικά συστήµατα (µικροεπεξεργαστές κλπ). Η βασική σχέση που τα συνδέει είναι ότι, για τη δυαδική απεικόνιση κάθε ψηφίου του δεκαεξαδικού συστήµατος (0,1,……..F), χρειάζονται τέσσερα δυαδικά ψηφία (πίνακας 2.2-1). Τα τέσσερα δυαδικά ψηφία δηµιουργούν τους απαραίτητους 16 (24=16) διαφορετικούς δυαδικούς συνδυασµούς, ώστε κάθε τέτοιος συνδυασµός, να αντιστοιχεί σε ένα και µόνο ένα από τα





Θέση ψηφίου

35 δια 2 = 17 1 20 (LSB) 17 δια 2 = 8 1 21 8 δια 2 = 4 0 22 4 δια 2 = 2 0 23 2 δια 2 = 1 0 24 1 δια 2 = 0 1 25 (ΜSB)





47 δια 16 = 2 F (LSB) 2 δια 16 = 0 2 (ΜSB)





282 δια 16 = 17 Α 17 δια 16 = 1 1 1 δια 16 = 0 1


8

16 ψηφία του δεκαεξαδικού συστήµατος. Ας δούµε πρώτα πως υπολογίζουµε το ισοδύναµο δεκαεξαδικό ενός δυαδικού αριθµού. Παράδειγµα 10. Να ευρεθεί ο ισοδύναµος δεκαεξαδικός του (111010100011)2 Η διαδικασία που ακολουθούµε είναι η εξής. Επειδή κάθε δεκαεξαδικό ψηφίο απεικονίζεται µε τέσσερα δυαδικά ψηφία, ξεκινάµε από τα δεξιά, από το λιγότερο δηλαδή σηµαντικό ψηφίο (LSB) του δυαδικού και χωρίζουµε τον αριθµό σε οµάδες τεσσάρων ψηφίων. Έτσι, θα έχουµε 1110 1010 0011. Στη συνέχεια βρίσκουµε σε ποιο δεκαεξαδικό ψηφίο αντιστοιχεί κάθε τετράδα, όπως προκύπτει από το πίνακα 2.1-1, θα έχουµε 1110=Ε, 1010=Α και 0011=3. Εποµένως ο δυαδικός 111010100011 είναι ισοδύναµος του δεκαεξαδικού EA3. Παράδειγµα 11. Να ευρεθεί ο ισοδύναµος δεκαεξαδικός του (01111010100011)2 Χωρίζοντας τον αριθµό σε οµάδες µε τον τρόπο που αναφέραµε πριν, θα έχουµε : 01 1110 1010 0011. Μετά την οµαδοποίηση παρατηρούµε ότι τα ψηφία του αριθµού δεν επαρκούν για την εξασφάλιση τετραψήφιων οµάδων. Για να συµβεί αυτό προσθέτουµε όσα µηδενικά χρειάζονται αριστερά του αριθµού (στις περισσότερο σηµαντικές του δηλαδή θέσεις). Έτσι, δηµιουργούνται οι απαραίτητες τετραψήφιες οµάδες : 0001 1110 1010 0011 και επειδή 0001=1, 1110=Ε, 1010=Α και 0011=3, ο δυαδικός αριθµός 01111010100011 θα είναι ο ισοδύναµος του (1EA3)16 Στα δύο παραδείγµατα που ακολουθούν στη συνέχεια θα δούµε και τη µετατροπή δεκαεξαδικών αριθµών στους ισοδύναµους δυαδικούς τους. Η διαδικασία που ακολουθούµε είναι ακριβώς αντίστροφη από την προηγούµενη. Παράδειγµα 12. Να ευρεθεί ο ισοδύναµος δυαδικός του (C3)16. Η απάντηση προκύπτει µε την εξής διαδικασία. Μετατρέπουµε κάθε δεκαεξαδικό ψηφίο στον ισοδύναµο τετραψήφιο δυαδικό του και αυτό που προκύπτει, αποτελεί τον ισοδύναµο δυαδικό. Έτσι για το παράδειγµά µας θα έχουµε : (C)16 = (1100)2 και (3)16 = (0011)2 (πίνακα 2.1-1) Ο ισοδύναµος εποµένως δυαδικός του (C3)16 θα είναι ο : 11000011 Παράδειγµα 13. Να ευρεθεί ο ισοδύναµος δυαδικός του (ΑC7)16 Ενεργώντας όπως και στο προηγούµενο παράδειγµα θα έχουµε :

(Α)16 = (1010)2, (C)16 = (1100)2 και (7)16 = (0111)2 και εποµένως : (ΑC7)16 = (101011000111) 2

Συµπληρώµατα δυαδικών αριθµών Για κάθε αριθµό σ΄ οποιοδήποτε αριθµητικό σύστηµα υπάρχουν δύο συµπληρώµατα (complements). Το συµπλήρωµα ως προς τη βάση r του αριθµητικού συστήµατος στο οποίο ανήκει ο αριθµός και το συµπλήρωµα ως προς (r-1). Εδώ θα ασχοληθούµε µε τα συµπληρώµατα των δυαδικών αριθµών, τα οποία είναι το συµπλήρωµα ως προς 2 (συµπλήρωµα ως προς βάση) και το συµπλήρωµα ως προς 1 (συµπλήρωµα ως προς r-1). Το συµπλήρωµα ως προς 1 (οnες complement) ενός δυαδικού αριθµού προκύπτει πολύ εύκολα µε αφαίρεση κάθε ψηφίου του από το 1. Κάθε φορά δηλαδή θα έχουµε, ή 1-0=1, όταν το ψηφίο του αριθµού είναι 0, και 1–1=0, όταν το ψηφίο του αριθµού είναι 1. Πρακτικά αυτό σηµαίνει, ότι όταν το ψηφίο του αριθµού είναι 0, το συµπλήρωµά του θα είναι 1 και όταν το ψηφίο του αριθµού είναι 1, το συµπλήρωµά του θα είναι 0. Έτσι, για να βρούµε εν τέλει το συµπλήρωµα ως προς 1 ενός δυαδικού αριθµού, το µόνο που χρειάζεται να κάνουµε, είναι να αντικαταστήσουµε τα 0 του αριθµού µε 1 και τα 1 του αριθµού µε 0. Το συµπλήρωµα ως προς 1 συνήθως το αναφέρουµε απλά ως συµπλήρωµα. Το συµπλήρωµα ως προς 2 (twos complement) ενός δυαδικού αριθµού υπολογίζεται µε δύο τρόπους. Ο ένας τρόπος υπολογισµού του είναι ο εξής. Ξεκινώντας από το λιγότερο σηµαντικό ψηφίο του αριθµού, αφήνουµε όλα τα ψηφία του αµετάβλητα µέχρι και το πρώτο 1 που θα συναντήσουµε και στη συνέχεια αντικαθιστούµε όλα τα 0 µε 1 και όλα τα 1 µε 0. Ας δούµε µερικούς δυαδικούς αριθµούς και τα συµπληρώµατά τους ως προς 2, υπολογισµένα µε το τρόπο που αναφέραµε.


9

Ο δεύτερος τρόπος υπολογισµού του συµπληρώµατος ως προς 2 είναι ο εξής. Υπολογίζουµε πρώτα το συµπλήρωµα ως προς 1 του αριθµού και στη συνέχεια προσθέτουµε ένα 1 στο λιγότερο σηµαντικό ψηφίο του. Το άθροισµα που θα προκύψει είναι το συµπλήρωµα ως προς 2 του δυαδικού αριθµού. Αυτός ο τρόπος υπολογισµού του συµπληρώµατος ως προς 2 είναι ο τρόπος που αξιοποιείται στα ψηφιακά αριθµητικά κυκλώµατα για την εκτέλεση των αριθµητικών πράξεων µεταξύ προσηµασµένων δυαδικών αριθµών. Θα δούµε τέτοια παραδείγµατα σε επόµενη ενότητα. Τελειώνοντας να αναφέρουµε, ότι το συµπλήρωµα του συµπληρώµατος ενός αριθµού δίνει ξανά τον ίδιο τον αριθµό. Ο δυαδικός αριθµός 1001 π.χ. έχει συµπλήρωµα το 0110 και το συµπλήρωµα του συµπληρώµατος είναι το 1001, ο ίδιος δηλαδή ο αριθµός. Και µε το συµπλήρωµα ως προς 2 συµβαίνει το ίδιο. Ο δυαδικός 1110 έχει συµπλήρωµα ως προς 2 το 0010 και το συµπλήρωµα ως προς 2 αυτού είναι είναι το 1110, ο ίδιος δηλαδή ο αριθµός.

1.3 ∆ΥΑ∆ΙΚΟΙ ΚΩ∆ΙΚΕΣ

Γενικά Oι υπολογιστές, όπως και όλα γενικότερα τα ψηφιακά συστήµατα, αναγνωρίζουν αλλά και αναπαράγουν µόνον δυαδικές πληροφορίες. ∆ηλαδή δέχονται δεδοµένα αλλά και τα αναπαράγουν µε τη µορφή µιας σειράς δυαδικών ψηφίων (bits) 0 ή 1. Eίµαστε εποµένως υποχρεωµένοι, την οποιαδήποτε πληροφορία κάθε φορά να τη µετατρέπουµε (κωδικοποιούµε) σε δυαδική πληροφορία. Kάθε σύνολο που αποτελείται από συγκεκριµένο αριθµό διακριτών στοιχείων, µπορεί να κωδικοποιηθεί δυαδικά. Τέτοια θεωρούνται για παράδειγµα, τα αριθµητικά συστήµατα (οκταδικό, δεκαδικό, δεκαεξαδικό κλπ), το αλφάβητο, οι µέρες της εβδοµάδας, οι µήνες του χρόνου κ.λ.π.

Πίνακας 1.3-1 ∆υαδικός αριθµητικός κώδικας για το οκταδικό σύστηµα.

Για να παραστήσουµε ένα σύνολο 2n διακριτών στοιχείων µε έναν δυαδικό κώδικα απαιτούνται τουλάχιστον n bits για κάθε ένα στοιχείο του συνόλου, αφού το κάθε bit παίρνει µόνο δύο τιµές (0 και 1). Έτσι εξασφαλίζεται η δηµιουργία 2n δυαδικών καταστάσεων, κάθε µία από τις οποίες αντιστοιχεί σε ένα και µόνο ένα στοιχείο του υπό κωδικοποίηση συνόλου. Το σύνολο των στοιχείων του οκταδικού συστήµατος για παράδειγµα είναι 8, όσα και τα ψηφία του. Το σύνολο των δυαδικών καταστάσεων εποµένως που χρειάζονται για την απεικόνισή τους, θα είναι 2n = 8. Έτσι το n θα είναι ίσο µε 3, αφού 23=8, που σηµαίνει τελικά, πως κάθε ψηφίο του οκταδικού συστήµατος θα παρίσταται δυαδικά µε τουλάχιστον 3 ψηφία. O πίνακας 1.3-1 δείχνει τις οκτώ µοναδικές δυαδικές καταστάσεις που µπορεί να δηµιουργηθούν από τις τιµές των τριών bits και µπορεί να θεωρηθεί σαν ένας αριθµητικός δυαδικός κώδικας για το οκταδικό σύστηµα. Όταν θέλουµε να κωδικοποιήσουµε ένα σύνολο ψηφίων, που δεν αποτελεί ακριβή δύναµη του δύο, κάποιοι δυαδικοί συνδυασµοί δεν θα χρησιµοποιηθούν. Τέτοιο παράδειγµα

Οκταδικό ∆υαδικός ψηφίο κώδικας

0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1

∆υαδικός αριθµός Συµπλήρωµα ως προς 20100 1100

010101 101011 10110010 01001110


10

αποτελεί η κωδικοποίηση των δεκαδικών ψηφίων (0,1,2.....,9). Ένας κώδικας για το δεκαδικό σύστηµα απαιτεί τουλάχιστον 4 bits για κάθε δεκαδικό ψηφίο, αφού τα τρία bits, όπως είδαµε στο προηγούµενο παράδειγµα, δίνουν οκτώ µόνον δυαδικούς συνδυασµούς. Mε τα 4 bits έχουµε 16 διαφορετικούς δυαδικούς συνδυασµούς, απ' τους οποίους όµως χρειαζόµαστε µόνο τους δέκα. Oι υπόλοιποι 6 δεν χρησιµοποιούνται, αφού δεν υπάρχει γι' αυτούς αντίστοιχο ψηφίο. Οι δυαδικοί αριθµητικοί κώδικες µπορεί να είναι : • δυαδικοί κώδικες µε βάρη • δυαδικοί κώδικες χωρίς βάρη.

∆υαδικοί κώδικες µε βάρη – Κώδικας BCD Οι δυαδικοί κώδικες µε βάρη σχεδιάζονται µε τέτοιο τρόπο, ώστε τα βάρη να καθορίζουν την αξία κάθε ψηφίου ανάλογα µε τη θέση του. Στους πίνακες 1.3-2α και 1.3-2β φαίνονται δύο δυαδικοί κώδικες µε βάρη 8-4-2-1 και 7-4-2-1, αντίστοιχα. Οι στήλες που αντιστοιχούν στα βάρη 8 και 7 των δύο πινάκων, αποτελούν τις στήλες στις οποίες καταχωρούνται τα περισσότερο σηµαντικά ψηφία (MSB) των δύο κωδίκων, τις στήλες δηλαδή µε τη µεγαλύτερη αξία (το µεγαλύτερο βάρος). Οι στήλες που αντιστοιχούν στα βάρη 1, αποτελούν τις στήλες που καταχωρούνται τα λιγότερο σηµαντικά τους ψηφία (LSB) και αποτελούν τις στήλες µε το µικρότερο βάρος. Ένας τέτοιος, ιδιαίτερα σηµαντικός και πάρα πολύ χρήσιµος κώδικας, είναι ο BCD (Binary Coded Decimal - ∆υαδικά κωδικοποιηµένο δεκαδικό) µε βάρη 8-4-2-1 (πίνακας 1.3-2α). Ο BCD κώδικας µε βάρη 8-4-2-1 κωδικοποιεί τα δέκα ψηφία, από το 0 µέχρι και το 9, του δεκαδικού συστήµατος. Kύριο πλεονέκτηµά του η άµεση αντιστοιχία κάθε κωδικοποιηµένου δεκαδικού ψηφίου µε το δυαδικό του ισοδύναµο. O BCD είναι ένας τετραψήφιος (4-bit) κώδικας, που σηµαίνει ότι, κάθε κωδικοποιηµένο δεκαδικό ψηφίο, παριστάνεται στο κώδικα µε τέσσερα δυαδικά ψηφία. Έτσι το (5)10 είναι ο 0101 BCD, ίδιος δηλαδή µε τον ισοδύναµο δυαδικό του. Ο (12)10 όµως σε BCD κώδικα, είναι ο 0001 0010, που αντιστοιχεί στο 4–bit BCD κώδικα των δεκαδικών ψηφίων 1 και 2 του αριθµού (12)10 και όχι ο ισοδύναµος δυαδικός του 1100. Γ΄ αυτό χρειάζεται προσοχή όταν πρόκειται για κωδικοποίηση µη µονοψήφιων δεκαδικών αριθµών.

Πίνακας 1.3-2. Κώδικας BCD µε βάρη 8-4-2-1 και κώδικας BCD µε βάρη 7-4-2-1.

Ανάλογα τέλος µε τα βάρη που δίνουµε κάθε φορά, µπορούµε να δηµιουργήσουµε διαφορετικούς τέτοιους κώδικες. Έτσι, εκτός του κώδικα µε βάρη 8-4-2-1, έχουµε τη δυνατότητα σχεδίασης και άλλων τέτοιων κωδίκων, όπως ο κώδικας µε βάρη 7-4-2-1, που φαίνεται στο πίνακα 1.3-2β. Σ′ αυτόν ο δυαδικός συνδυασµός 1001 θα αντιστοιχεί στο δεκαδικό ψηφίο 8 (7.1+0.4+0.2+1.1=8) και όχι στο 9, όπως συνέβαινε όταν τα βάρη του κώδικα ήταν 8-4-2-1. Ο 0101 όµως αντιστοιχεί και στους δύο κώδικες στο ίδιο δεκαδικό ψηφίο, το 5. Σ′ έναν δυαδικό κώδικα µπορούµε να δώσουµε και αρνητικά βάρη. Ο τρόπος µετατροπής µιας δυαδικής ακολουθίας, κωδικοποιηµένης σε BCD, στον ισοδύναµο δεκαδικό της αριθµό είναι ιδιαίτερα απλός και έχει ως εξής. Χωρίζουµε τη κωδικοποιηµένη ακολουθία σε οµάδες τεσσάρων ψηφίων ξεκινώντας από το λιγότερο σηµαντικό ψηφίο και αντικαθιστούµε στη συνέχεια κάθε τέτοια οµάδα µε το ισοδύναµό της

∆εκαδικό B C D ∆εκαδικό Βάρη κωδικα ψηφίο 8 4 2 1 ψηφίο 7 4 2 1

0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 2 0 0 1 0 2 0 0 1 0 3 0 0 1 1 3 0 0 1 1 4 0 1 0 0 4 0 1 0 0 5 0 1 0 1 5 0 1 0 1 6 0 1 1 0 6 0 1 1 0 7 0 1 1 1 7 0 1 1 1 8 1 0 0 0 8 1 0 0 1 9 1 0 0 1 9 1 0 1 0

α. β.


11

δεκαδικό ψηφίο. Για παράδειγµα ο BCD : 0100010110001001 είναι ο (4589)10, αφού αποτελείται από τις τετραψήφιες δυαδικές οµάδες : 0100, 0101, 1000, 1001 οι οποίες αντιστοιχούν στα δεκαδικά ψηφία : 4, 5, 8 και 9. Το ίδιο εύκολη είναι και η µετατροπή από το δεκαδικό στο BCD. Εδώ χρειάζεται η µετατροπή κάθε δεκαδικού ψηφίου σε µια ακολουθία τεσσάρων δυαδικών ψηφίων, η οποία θα αντιστοιχεί στον ισοδύναµο BCD του κάθε ψηφίου. Ας δούµε τη διαδικασία εύρεσης του του BCD κώδικα για τον δεκαδικό αριθµό 7639. Θα έχουµε :

7 = 0111, 6 = 0110, 3 = 0011 και 9 =1001 και τελικά ο BCD του δεκαδικού 7639 θα είναι ο : 0111011000110001.

∆υαδικοί κώδικες χωρίς βάρη - Κώδικας Gray Στους κώδικες αυτούς η θέση κάθε ψηφίου της κωδικοποιηµένης δυαδικής ακολουθίας δεν αντιστοιχεί σε προκαθορισµένο βάρος, όπως συµβαίνει στους κώδικες µε βάρη. Οι κώδικες χωρίς βάρη προκύπτουν από κάποιους κανόνες διαφορετικούς για τον καθένα. Τέτοιοι δυαδικοί κώδικες είναι ο κώδικας Gray κατά κύριο λόγο και ο κώδικας Excess-3, που χρησιµοποιήθηκε σε κάποιες παλαιές γενιές υπολογιστών. Ο κώδικας excess-3 (κώδικας υπερβολής κατά 3) είναι ένας κώδικας χωρίς βάρη, που προκύπτει από το BCD µε πρόσθεση 3 σε κάθε θέση. Ο κώδικας Gray είναι ένας κώδικας µε σηµαντικό χαρακτηριστικό το γεγονός, ότι δύο διαδοχικές λέξεις του διαφέρουν µόνο κατά ένα ψηφίο (πίνακας 1.3- 3). Χρησιµοποιείται σε εφαρµογές ψηφιακών συστηµάτων που απαιτούν µετατροπές αναλογικών σηµάτων σε ψηφιακά (A/D Converters) και στα οποία συστήµατα τα ψηφιακά δεδοµένα αυξάνονται ή µειώνονται κατά ένα. Χρησιµοποιούνται επίσης στις ηλεκτροµηχανικές εφαρµογές πολλών ψηφιακών συστηµάτων και διατάξεων (εργαλειοµηχανές, συστήµατα φρένων αυτοκινήτου, φωτοαντιγραφικά κ.λ.π.), όπου ένας αισθητήρας εισόδου δίνει µια ψηφιακή τιµή (σε κώδικα Gray), η οποία αναπαριστά µια µηχανική θέση.

Πίνακας 1.3-3. 4-bit δυαδικός κώδικας Gray για τους αντίστοιχους δυαδικούς.

Μεγάλο πλεονέκτηµα του κώδικα Gray, όπως αναφέρθηκε στην αρχή, αποτελεί το γεγονός της αλλαγής της τιµής µόνο ενός ψηφίου του κώδικα µεταξύ δύο διαδοχικών λέξεων του. Παρατηρείστε στο πίνακα 1.3–3 ότι η δυαδική απεικόνιση για τη µετάβαση από το 0111 το (7)10 στο 1000 το (8)10 γίνεται µε αλλαγή της τιµής και των τεσσάρων δυαδικών ψηφίων ή η µετάβαση από το 0101 το (5)10 στο 0110 το (6)10 γίνεται µε αλλαγή της τιµής δύο ψηφίων, ενώ στις αντίστοιχες µεταβολές του κώδικα Gray έχουµε αλλαγή της τιµής µόνο ενός από τα ψηφία του κώδικα. Η µετάβαση από το 0111 στο 1000 στη δυαδική απεικόνιση µπορεί να οδηγήσει, για πολύ µικρό χρονικό διάστηµα, στο 0110, αν το LSB αλλάζει λίγο γρηγορότερα κατάσταση από τα άλλα ψηφία, µε αποτέλεσµα στην αλλαγή να γίνει λάθος.

∆εκαδικό ∆υαδικό Κώδικας ψηφίο ψηφίο Gray

0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 0 1 0 4 0 1 0 0 0 1 1 0 5 0 1 0 1 0 1 1 1 6 0 1 1 0 0 1 0 1 7 0 1 1 1 0 1 0 0 8 1 0 0 0 1 1 0 0 9 1 0 0 1 1 1 0 1

10 1 0 1 0 1 1 1 1 11 1 0 1 1 1 1 1 0 12 1 1 0 0 1 0 1 0 13 1 1 0 1 1 0 1 1 14 1 1 1 0 1 0 0 1 15 1 1 1 1 1 0 0 0


12

Στον κώδικα Gray η µεταβολή από το 7 στο 8 ή αντίστροφα γίνεται µε την αλλαγή µόνον τις τιµής ενός ψηφίου και έτσι η περίπτωση αυτού του λάθους αποφεύγεται. Αυτό το πλεονέκτηµα του κώδικα Gray εκµεταλλευόµαστε στα κυκλώµατα που αναφέρθηκαν πριν, για να µηδενίσουµε σχεδόν την πιθανότητα λάθους, που µπορεί να προκύψει στον απλό δυαδικό κώδικα Τον τρόπο δηµιουργίας του κώδικα Gray θα τον δούµε σε άλλη ενότητα.

Αλφαριθµητικοί κώδικες - Κώδικας ASCII Ο ASCII κώδικας (American Standard Code for Iformation Inrchenge - Αµερικανικός πρότυπος κώδικας για την ανταλλαγή πληροφοριών) είναι ένας αλφαριθµητικός 7-bit κώδικας, που χρησιµοποιείται σήµερα ευρύτατα. Κωδικοποιεί 128 συνολικά στοιχεία, τα οποία είναι αριθµοί, γράµµατα, σηµεία στίξης και χαρακτήρες ελέγχου. Αυτό τον κατατάσσει στην κατηγορία των αλφαριθµητικών κωδίκων. Οι αλφαριθµητικοί χαρακτήρες περιλαµβάνουν:

Πίνακας 1.3-4 ASCII κώδικας

• τα 26 κεφαλαία γράµµατα του αγγλικού αλφαβήτου (Α – Ζ) • τα 26 µικρά γράµµατα του αγγλικού αλφαβήτου (a – z) • τα 10 δεκαδικά ψηφία (0 – 9) • τους ειδικούς χαρακτήρες (σηµεία στίξης όπως τα : ! , ? κλπ ή άλλους χαρακτήρες,

όπως οι : &, %, +, -, $, @ κ.λ.π.) Στον πίνακα 1.3-4 φαίνεται ο ASCII κώδικας. Ο τρόπος ανάγνωσής του, για την αναγνώριση του κωδικοποιηµένου κάθε φορά χαρακτήρα, είναι σχετικά εύκολος. Η τοµή µιας γραµµής µε µια στήλη ορίζει έναν συγκεκριµένο χαρακτήρα στον πίνακα. Τα bits 7, 6 και 5 καθορίζουν τις στήλες του πίνακα, ενώ τα 4, 3, 2 και 1 τις γραµµές του. Το bit 7 είναι το περισσότερο σηµαντικό bit του κώδικα. Κάθε χαρακτήρας έτσι του κώδικα ανήκει σε µια γραµµή και µια στήλη και όλοι οι χαρακτήρες διαφέρουν µεταξύ τους τουλάχιστον ως προς τη τιµή που ορίζει η γραµµή ή τη στήλη. Θα δούµε τώρα µερικά παραδείγµατα αναγνώρισης κάποιων χαρακτήρων του κώδικα. Η κωδικοποίηση του γράµµατος Β ορίζεται από τη στήλη 100 και τη γραµµή 0010, έχει εποµένως ASCII κώδικα τον 1000010. Ο χαρακτήρας ελέγχου DEL («Delete»- σβήσιµο) ορίζεται από τη στήλη 111 και τη γραµµή 1111, έχει εποµένως ASCII κώδικα τον 1111111. Ο αριθµός 9 έχει ASCII κώδικα τον 0111001 και τέλος το σύµβολο + έχει ASCII κώδικα τον 0101011.

0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

bit bit bit bit bit bit bit 7 6 5 4 3 2 1

0 0 0 0 NUL DLE SP 0 @ P \ p 0 0 0 1 SOH DC1 ! 1 A Q a q 0 0 1 0 STX DC2 " 2 B R b r 0 0 1 1 ETX DC3 # 3 C S c s 0 1 0 0 EOT DC4 $ 4 D T d t 0 1 0 1 ENQ NAK % 5 E U e u 0 1 1 0 ACK SYN & 6 F V f v 0 1 1 1 BEL ETB ' 7 G W g w 1 0 0 0 BS CAN ( 8 H X h x 1 0 0 1 HT EM ) 9 I Y I y 1 0 1 0 LF SUB * : J Z j z 1 0 1 1 VT ESC + ; K [ k | 1 1 0 0 FF FS , < L \ l | 1 1 0 1 CR GS - = M ] m 1 1 1 0 SO RS . > N ^ n ~

1 1 1 1 SI US / ? O - o DEL


13

1.4 ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

Γενικά Για την υλοποίηση της συντριπτικής πλειοψηφίας των ηλεκτρονικών ψηφιακών διατάξεων χρησιµοποιούνται ολοκληρωµένα κυκλώµατα (integrated circuits - ICs). Ένα ολοκληρωµένο κύκλωµα (Ο.Κ.) είναι µια κρυσταλλική δοµή ηµιαγωγού (πυρίτιο) µικρών διαστάσεων που ονοµάζεται τσιπ (chip) και περιέχει µεγάλο αριθµό κατάλληλα συνδεδεµένων ηλεκτρονικών στοιχείων (αντιστάσεις, διόδους, τρανζίστορ κ.λ.π.), τα οποία αποτελούν ένα συγκεκριµένο ηλεκτρονικό κύκλωµα. Το τσιπ τοποθετείται σε πλαστικό-εποξικό ή κεραµικό περίβληµα (package) και οι εσωτερικές επαφές συνδέονται στους εξωτερικούς του ακροδέκτες (pins). Τα περιβλήµατα µπορεί να είναι διαφόρων ειδών π.χ. διπλογραµµικά (DIP - Dual in line Package), επίπεδα (flat) κ.α. Τα πλεονεκτήµατα των ολοκληρωµένων κυκλωµάτων σε σχέση µε τα ηλεκτρονικά κυκλώµατα διακριτών στοιχείων είναι το µικρότερο κόστος κατασκευής, η µικρότερη κατανάλωση ενέργειας και το πολύ µικρό τους µέγεθος. Με βάση τον αριθµό των πυλών που περιέχουν τα ολοκληρωµένα κυκλώµατα χωρίζονται στις ακόλουθες κατηγορίες: • SSI (Small Scale Integration). Μικρή κλίµακα ολοκλήρωσης, 1 έως 20 πύλες/Ο.Κ. • MSI (Medium Scale Integration). Μεσαία κλίµακα ολοκλήρωσης, 20 έως 200

πύλες/Ο.Κ. • LSI (Large Scale Integration). Υψηλή κλίµακα ολοκλήρωσης, 200 έως 200.000

πύλες/Ο.Κ). • VLSI (Very Large Scale Integration). Πολύ υψηλή κλίµακα ολοκλήρωσης από 200.000

πύλες/Ο.Κ. και πάνω) Με βάση τα ηλεκτρονικά τους χαρακτηριστικά τα ολοκληρωµένα κυκλώµατα κατατάσσονται σε λογικές οικογένειες (logic families). Κάθε λογική οικογένεια αποτελείται από ένα σύνολο ολοκληρωµένων κυκλωµάτων που έχουν κοινά ηλεκτρονικά χαρακτηριστικά, υλοποιούν όµως διαφορετικές λογικές συναρτήσεις. Οι πρώτες τέτοιες οικογένειες που εµφανίστηκαν ήταν η RTL (Resistor-Transistor Logic) και η DTL (Diode-Transistor Logic), οι οποίες σήµερα δεν χρησιµοποιούνται. Άλλες οικογένειες είναι : • ECL (Emitter Coupled Logic) • HTL (High Threshold Logic) • TTL (Transistor-Transistor Logic). Ολοκληρωµένα κυκλώµατα της οικογένειας TTL

θα χρησιµοποιήσουµε σχεδόν αποκλειστικά στις εργαστηριακές µας ασκήσεις. • MOS (Metal Oxide Semiconductor) • CMOS (Complementary MOS) Κυρίαρχη τεχνολογία σήµερα είναι η CMOS µε την TTL να την ακολουθεί. Βασικότερα πλεονεκτήµατα της οικογένειας CMOS είναι : Πολύ υψηλή πυκνότητα ολοκλήρωσης Μικρή κατανάλωση ισχύος Ταχύτητα συγκρίσιµη µε τα TTL (∆εν ισχύει για όλες τις σειρές) Η ταχύτητα και η µεγάλη ευαισθησία, όχι όλων των σειρών, στο στατικό ηλεκτρισµό είναι δύο µειονεκτήµατα για τη CMOS τεχνολογία. Το πλεονέκτηµα της TTL τεχνολογίας είναι οι µεγάλες ταχύτητες των πυλών της µε σηµαντικό µειονέκτηµα, σε σχέση µε τη CMOS τεχνολογία, την υψηλή κατανάλωση. Στο πίνακα 1.4-1 φαίνονται οι κλασικές σειρές των οικογενειών TTL και CMOS µε τα ιδιαίτερα χαρακτηριστικά τους. Η σειρά 74HCT είναι πλήρως συµβατή µε τα TTL. Τις δύο τελευταίες δεκαετίες κυκλοφόρησαν αρκετές ακόµα σειρές της οικογένειας CMOS, µε πιο ευέλικτες τις : VHC (CMOS πολύ υψηλής ταχύτητας-Very High-speed CMOS) και η VHCT (CMOS πολύ υψηλής ταχύτητας, συµβατά µε TTL - Very High-speed CMOS, TTL compatible). Και οι δύο σειρές είναι περίπου δύο φορές γρηγορότερες από τις HC και HCT, ενώ διατηρούν τη συµβατότητα µε τις προηγούµενές τους.

Πίνακας 1.4-1 Πίνακες µε τις σειρές Ο.Κ. των οικογενειών TTL και CMOS

Στη συνέχεια θα αναπτύξουµε, σχετικά σύντοµα, τα βασικά ηλεκτρικά χαρακτηριστικά των ολοκληρωµένων κυκλωµάτων.

Χαρακτηριστικά των Ολοκληρωµένων Κυκλωµάτων i. Τάση τροφοδοσίας και Λογικά επίπεδα Για κάθε οικογένεια Ο.Κ. ο κατασκευαστής εκτός από την ονοµαστική τάση τροφοδοσίας δίνει και τις επιτρεπτές ανοχές της. Η τάση τροφοδοσίας συµβολίζεται µε VCC. Τα ψηφιακά κυκλώµατα δέχονται σαν εισόδους και παράγουν εξόδους σήµατα δύο διακριτών τιµών τάσης. Η υψηλότερη τιµή χαρακτηρίζεται ως κατάσταση high και η χαµηλότερη ως κατάσταση low. Οι τάσεις αυτές µπορεί να είναι θετικές ή αρνητικές ανάλογα µε την φιλοσοφία κατασκευής.

Σχήµα 1.4-1 High και Low λογικά επίπεδα µιας πύλης TTL Οι κατασκευαστές των ολοκληρωµένων κυκλωµάτων δίνουν τα παρακάτω στοιχεία σχετικά µε τις τάσεις που αντιστοιχούν στα επίπεδα Η και L για τη περίπτωση θετικής λογικής : Vih min (high level input voltage): η ελάχιστη τιµή τάσης εισόδου που µπορεί να θεωρηθεί λογικό 1 Vil max (low level input voltage): η µέγιστη τιµή τάσης εισόδου που µπορεί να θεωρηθεί λογικό 0 Voh min (high level output voltage): η ελάχιστη τιµή τάσης εξόδου που µπορεί να θεωρηθεί λογικό 1

Σειρές TTL Κωδικός σειράς

Παράδειγµα Ο.Κ.

Standard TTL 74- 7432 Υψηλής ταχύτητας TTL 74Η 74H32 Χαµηλής ισχύος TTL 74L 74L32 Schottky TTL 74S 74S32 Χαµηλής ισχύος Schottky TTL 74LS 74LS32 Προηγµένα Schottky TTL 74AS 74AS32 Προηγµένα χαµηλής ισχύος Schottky TTL 74ALS 74ALS32

Σειρές CMOS Κωδικός σειράς

Παράδειγµα Ο.Κ.

Κλασικά CMOS 40- 4004

Συµβατά ως προς τους ακροδέκτες µε TTL 74C 74C04 Υψηλής ταχύτητας και συµβατά µόνο ως προς τους ακροδέκτες µε TTL

74HC 74HC04

Υψηλής ταχύτητας, συµβατά ως προς τους ακροδέκτες και ηλεκτρικά µε τα TTL

74HCT 74HCT04

α. λογικά επίπεδα εισόδου

maxVCC

GND

Vil

Vih

+5.5V

+2V

+0.8V

0V

High

Περιοχή απροσδ/στίας

LOW

β. λογικά επίπεδα εξόδου

maxVCC

Voh

+5.5V

+2.4V

+0.4V Vol

0 V GND

High Low Περιοχή απροσδ/στίας

Low


15

Vol max (low level output voltage): η µέγιστη τιµή τάσης εξόδου που µπορεί να θεωρηθεί λογικό 0. Οι τιµές των τάσεων εισόδου µεταξύ Vih και maxVCC λαµβάνονται σαν λογικό 1 και τιµές µεταξύ Vil και GND λαµβάνονται σαν λογικό 0, καθορίζοντας τις περιοχές τάσεων που ονοµάζουµε αντίστοιχα High και Low λογικά επίπεδα εισόδου (σχήµα 1.4-1α). Με παρόµοιο τρόπο ορίζουµε και τα λογικά επίπεδα εξόδου µιας πύλης (σχήµα 1.4-1β). Οι τιµές των τάσεων από Voh µέχρι maxVCC αποτελούν το High λογικό επίπεδο, ενώ οι τιµές από το Vol µέχρι το GND αποτελούν το Low λογικό επίπεδο. Οι τάσεις στις περιοχές µεταξύ Vil και Vih για το σήµα εισόδου και µεταξύ Vοl και Vοh για το σήµα εξόδου οδηγούν σε απροσδιοριστία

ii. Περιθώριο θορύβου (noise immunity) Ο θόρυβος στα ψηφιακά κυκλώµατα είναι ανεπιθύµητες τάσεις, οι οποίες επάγονται κυρίως από τις καλωδιώσεις και τις γραµµές των τυπωµένων κυκλωµάτων και αλλοιώνουν τα επίπεδα των τάσεων, που αντιστοιχούν στις λογικές τιµές 0 και 1. Άλλες πηγές θορύβου αποτελούν η κοσµική ακτινοβολία, διάφορες ηλεκτροµαγνητικές αλληλεπιδράσεις και οι

Σχήµα 1.4-2. Περιθώρια θορύβου µιας πύλης TTL

διαταραχές στην τάση τροφοδοσίας. Το µέγιστο θόρυβο, που µπορεί να προστεθεί σ′ ένα κανονικό σήµα εισόδου χωρίς να προκαλέσει ανεπιθύµητες αλλαγές στην έξοδό του, τον ονοµάζουµε περιθώριο θορύβου και τον µετράµε σε Volts.Στο σχήµα 1.4-2 υπάρχει ένα διάγραµµα των λογικών επιπέδων εισόδου και εξόδου µιας πύλης TTL, που δείχνει τα περιθώρια θορύβου για το υψηλό (High) και χαµηλό (Low) λογικό επίπεδο. Χαµηλής στάθµης περιθώριο θορύβου είναι ο θόρυβος ο οποίος προστιθέµενος στην τάση εισόδου, που αντιστοιχεί σε λογικό 0, µας δίνει τάση που η τιµή της δεν πρέπει να ξεπερνά την τιµή της Vil, επειδή στην περίπτωση αυτή θα οδηγούσε την είσοδο στην περιοχή απροσδιοριστίας. Υπολογίζεται από τη διαφορά Vil-Vοl και για την TTL πύλη του σχήµατος 1.4-2 θα έχουµε : 0.8 - 0.4 = 0.4 Volts. Αυτό σηµαίνει πως η συγκεκριµένη πύλη µπορεί να λειτουργεί µε ασφάλεια, όταν η τάση εισόδου της για το Low επίπεδο δεν ξεπερνά τα 0.4 Volts. Το περιθώριο θορύβου υψηλής στάθµης υπολογίζεται από τη διαφορά Voh-Vih. Έτσι για την πύλη πάλι του σχήµατος 1.4-2 θα έχουµε : 2.4 – 2 = 0.4 Volts. Συµπτωµατικά τα περιθώρια θορύβου υψηλής και χαµηλής στάθµης στο παράδειγµά µας συµπίπτουν. iii. Ταχύτητα Είναι ο χρόνος που µεσολαβεί από τη στιγµή εφαρµογής ενός σήµατος στην είσοδο µιας πύλης µέχρι τη στιγµή που το σήµα αυτό εµφανίζεται στην έξοδο. Ο χρόνος αυτός αναφέρεται στη σχετική βιβλιογραφία ως χρόνος καθυστέρησης διάδοσης (propagation delay time) και συµβολίζεται µε τη συντοµογραφία tpd. Στα ειδικά εγχειρίδια πληροφοριών (data books) οι κατασκευαστές Ο.Κ. δίνουν τους παρακάτω χαρακτηριστικούς χρόνους : tplh : Πρόκειται για το χρόνο που µεσολαβεί από τη στιγµή που έγινε µια αλλαγή στην είσοδο, έως ότου η έξοδος αλλάξει από λογικό 0 σε λογικό 1

Περιθώριο θορύβου Χαµηλής στάθµης : 0.4 V

Περιθώριο θορύβου Υψηλής στάθµης : 0.4 V

GNDLow

High

Περιοχή

απροσδ/τίας

Low

Ηigh Περιοχή

απροσδ/τίας

Low

maxVCC

Voh

+5.5V

+2.4V

+0.4V Vol 0 V

maxVCC

GND

Vil

Vih

+5.5V

+2V

+0.8V

0 V

β. Περιθώριο θορύβου για την έξοδο α. Περιθώριο θορύβου για την είσοδο


16

tphl : Είναι ο χρόνος που µεσολαβεί από τη στιγµή που έγινε µια αλλαγή στη είσοδο, έως ότου η έξοδος αλλάξει από λογικό 1 σε λογικό 0 fmax : Αποτελεί τη µέγιστη συχνότητα των παλµών clk που µπορούν να λειτουργήσουν τα flip-flops της συγκεκριµένης οικογένειας Για τον προσδιορισµό του χρόνου tpd χρησιµοποιούµε τη σχέση : tpd=1/2 tplh+tphl

Σχήµα 1.4-3. Καθυστέρηση διάδοσης µιας πύλης TTL

Οι καµπύλες του σχήµατος 1.4-3 δείχνουν τη καθυστέρηση διάδοσης µιας πύλης λαµβάνοντας υπ΄ όψη τις µέγιστες καθυστερήσεις. iv. Κατανάλωση ισχύος (Power dissipation) Κατανάλωση ισχύος είναι η συγκεκριµένη ποσότητα ισχύος που καταναλώνει µια πύλη για να λειτουργήσει (σε mW). ∆ιακρίνεται σε στατική και δυναµική. Για την στατική κατανάλωση οι κατασκευαστές δίνουν συνήθως τα παρακάτω στοιχεία: ICCΗ: το ρεύµα που ρέει στο VCC όταν η έξοδος είναι Ηigh ICCL: το ρεύµα που ρέει στο VCC όταν η έξοδος είναι Low ICCZ: το ρεύµα που ρέει στο VCC όταν η έξοδος παρουσιάζει υψηλή αντίσταση (high impedance). Για να υπολογίσουµε την µέση ισχύ χρησιµοποιούµε τη σχέση: Pd=1/3 (ICCΗ+ ICCL+ ICCZ) VCC v. Ικανότητα Οδήγησης (Fan-out ) Πολλές φορές χρειάζεται να συνδεθεί η έξοδος µιας πύλης µε εισόδους άλλων πυλών. Αυτό δεν µπορεί να γίνει για απεριόριστο αριθµό εισόδων. Ο µέγιστος αριθµός εισόδων που µπορούν να συνδεθούν στη έξοδο µιας πύλης (ικανότητα οδήγησης) ονοµάζεται Fan-out της πύλης. Υπολογίζεται από το ποσό του ρεύµατος που υπάρχει διαθέσιµο στην έξοδο της πύλης και το ποσό του ρεύµατος που χρειάζεται η κάθε είσοδος µιας πύλης. Εάν στη έξοδο µιας πύλης συνδέσουµε αριθµό εισόδων µεγαλύτερο από το Fan-out της πύλης, επηρεάζονται αρνητικά το περιθώριο θορύβου, η καθυστέρηση διάδοσης και άλλα χαρακτηριστικά των πυλών. Για να βελτιώσουµε την ικανότητα οδήγησης χρησιµοποιούµε στις εξόδους των πυλών buffers. Ο αριθµός των εισόδων µιας πύλης αποτελεί το fan-in της πύλης. Πρακτικά το fan- in περιορίζεται στο 4, γιατί µεγαλύτερος αριθµός εισόδων επιδρά δραστικά στη καθυστέρηση διάδοσης της πύλης. Οι κατασκευαστές των Ο.Κ. πολλές φορές αντί των fan- in και Fan-out δίνουν τα παρακάτω στοιχεία : Iih (high level input current): Το ρεύµα που ρέει σε µια είσοδο όταν βρίσκεται σε κατάσταση H (λογικό 1) Iil (low level input current): Το ρεύµα που ρέει σε µια είσοδο όταν βρίσκεται σε κατάσταση L (λογικό 0) Ioh (high level output current): Το ρεύµα που ρέει σε µια έξοδο όταν βρίσκεται σε κατάσταση H Iol (low level output current): Το ρεύµα που ρέει σε µια έξοδο όταν βρίσκεται σε κατάσταση L. Η ορθή λειτουργία ενός κυκλώµατος απαιτεί την ικανοποίηση των σχέσεων:

Iil Iol∑ ∑< και Iih Ioh∑ ∑<

tplh

50 ο/οείσοδος

έξοδος

tphl

50 ο/ο


17

Αναγνώριση ολοκληρωµένων κυκλωµάτων Κάθε Ο.Κ. φέρει ένα κωδικό που υποδηλώνει τα λειτουργικά χαρακτηριστικά του και την κατασκευάστρια εταιρεία. Ο κωδικός αποτελείται από πέντε τµήµατα, όπως φαίνεται στα παρακάτω παραδείγµατα. Παράδειγµα 1. Κωδικός αναγνώρισης ενός ολοκληρωµένου κυκλώµατος, έστω του: SN-74-LS-00-N Το πρώτο τµήµα SN : δηλώνει την κατασκευάστρια εταιρεία Οι κατασκευάστριες εταιρείες είναι : MC (Motorola) DM (National Semiconductor) HD (Hitachi) MN (Panasonic) P (Intel) Το δεύτερο τµήµα 74 : δηλώνει τις προδιαγραφές λειτουργίας Αυτές είναι : 74 (Εµπορικές προδιαγραφές) 54 (Στρατιωτικές προδιαγραφές) Το τρίτο τµήµα LS : δηλώνει τη σειρά της λογικής οικογένειας στην οποία ανήκει το Ο.Κ. Αυτές είναι : LS (Low Power Schottky) L (Low Power) S (Schottky) ALS (Advanced Low Power Schottky) AS (Advanced Schottky) Κενό (Standard TTL) Όλες οι παραπάνω σειρές ανήκουν στην λογική οικογένεια ΤΤL, ενώ όσες ακολουθούν ανήκουν στη CMOS. C (CMOS) HC (High Speed Schottky) HCU (High Speed CMOS Unbufferd) HCT (High Speed CMOS) Το τέταρτο τµήµα 00 : δηλώνει τον τύπο του Ο.Κ. καθορίζοντας το περιεχόµενό του Θα µπορούσε να είναι : 00 ( 4 πύλες NAND δύο εισόδων) 32 (4 πύλες OR δύο εισόδων) κ.λ.π Τέλος το τελευταίο τµήµα Ν : δηλώνει το τύπο της συσκευασίας (περίβληµα) του chip Μπορεί να είναι : Ν (Πλαστικό DIP) J (Κεραµικό DIP) M (Επίπεδο) Παράδειγµα 2. Κωδικός αναγνώρισης ενός ολοκληρωµένου κυκλώµατος, έστω του: SN-74-CH-00-N. Όπως στο προηγούµενο παράδειγµα, έτσι κι΄ εδώ, ο κωδικός αναγνώρισης αποτελείται από πέντε τµήµατα, τα οποία προσδιορίζουν : τη κατασκευάστρια εταιρεία (SN), το είδος των προδιαγραφών (74-εµπορικές) την οικογένεια και τη σειρά (CH : σειρά Η της οικογένειας CMOS, συµβατά µε τα TTL ως προς τους ακροδέκτες τους), το περιεχόµενο του chip (00 : 4 πύλες NAND δύο εισόδων) και το τύπο του περιβλήµατος (Ν).

∆ιασύνδεση ολοκληρωµένων κυκλωµάτων CMOS µε TTL Η επιλογή της λογικής οικογένειας για τη σχεδίαση ενός ψηφιακού κυκλώµατος γίνεται µε κριτήρια βασισµένα στις γενικές απαιτήσεις ταχύτητας, ισχύος, κόστους κ.λ.π. Πολλές


18

φορές όµως στη σχεδίαση, για λόγους διαθεσιµότητας ή άλλων ειδικών απαιτήσεων, ενδέχεται να χρησιµοποιηθούν ολοκληρωµένα κυκλώµατα και των δύο λογικών οικογενειών. Στη σειρά 74HCT για παράδειγµα, της οικογένειας CMOS δεν υπάρχουν διαθέσιµα όλα τα στοιχεία της σειράς 74LS της οικογένειας TTL και αντίστροφα. Είναι έτσι πολύ σηµαντικό, ο σχεδιαστής τέτοιων κυκλωµάτων να γνωρίζει τους περιορισµούς και τις αλληλεξαρτήσεις σε ότι αφορά τις συνδέσεις µεταξύ εξόδων TTL µε εισόδους CMOS και το αντίστροφο. Αρκετοί είναι οι παράγοντες που πρέπει να λαµβάνονται υπ΄ όψη σε κάθε περίπτωση για τέτοιου είδους διασυνδέσεις. Οι πλέον βασικοί αφορούν στα περιθώρια θορύβου και στο µέγιστο πλήθος εξόδων (fan-out) των δύο οικογενειών. Τα τυπικά περιθώρια θορύβου των οικογενειών TTL και CMOS έχουν σηµαντική διαφορά. Στο σχήµα 1.4-2 φαίνονται τα περιθώρια θορύβου µιας τυπικής πύλης TTL (0,4V). Τα αντίστοιχα περιθώρια θορύβου µιας τυπικής πύλης CMOS είναι πολύ καλύτερα και της τάξης του 1,5 V. Αυτό δηµιουργεί σοβαρά προβλήµατα στην οδήγηση εισόδων CMOS από εξόδους ΤΤL. Για να οδηγηθούν πάντως, χωρίς προβλήµατα συµβατότητας, CMOS είσοδοι από ΤΤL εξόδους, οι διατάξεις CMOS πρέπει να είναι των σειρών HCT, VHCT και όχι των σειρών HC ή VHC. Όσον αφορά τώρα τον παράγοντα του πλήθους των εξόδων (fan-out) που µπορεί να οδηγήσουν οι δύο οικογένειες δεν υπάρχει πρόβληµα στην οδήγηση εισόδων CMOS από ΤΤL εξόδους, αφού οι είσοδοι CMOS δεν χρειάζονται σχεδόν καθόλου ρεύµα σε οποιαδήποτε από τις δύο καταστάσεις τους (Low ή High). Οι CMOS όµως έξοδοι οδηγούν περιορισµένο αριθµό εισόδων ΤΤL, αφού οι ΤΤL είσοδοι και κυρίως στη LOW κατάσταση απαιτούν σηµαντικές ποσότητες ρεύµατος. Χαρακτηριστικά να αναφέρουµε ότι, µια HC ή HCT έξοδος, µπορεί να οδηγήσει 10 εισόδους TTL της σειράς LS και µόνο 2 της σειράς S.

1.5 ΕΡΓΑΣΤΗΡΙΑΚΗ ΥΠΟ∆ΟΜΗ Η υλοποίηση των εργαστηριακών ασκήσεων γίνεται σε κάποια εκπαιδευτική κονσόλα σχεδιασµένη ειδικά για την υλοποίηση τέτοιων ασκήσεων. Οι βασικές µονάδες, που απαραίτητα πρέπει να περιλαµβάνονται σ΄ αυτή για την υλοποίηση αλλά και τον έλεγχο της λειτουργίας των κυκλωµάτων που θα υλοποιηθούν, αναπτύσσονται σύντοµα στη συνέχεια. i. Κάρτες ανάπτυξης κυκλωµάτων (breadboards) Οι κάρτες ανάπτυξης κυκλωµάτων, τα breadboards όπως έχει επικρατήσει να λέγονται, αποτελούν το βασικότερο και απολύτως απαραίτητο εργαλείο του εργαστηρίου, αφού πάνω σ′ αυτές τοποθετούµε κάθε φορά το κατάλληλο ψηφιακό υλικό για την υλοποίηση οποιουδήποτε ψηφιακού κυκλώµατος.

Σχήµα 1.5-1. ∆ιατοµή και διασύνδεση των επαφών των breadboards Κάθε κάρτα ανάπτυξης, σαν αυτή του σχήµατος 1.5-1, περιέχει 850 σηµεία σύνδεσης. Τα σηµεία αυτά είναι διατεταγµένα και συνδεδεµένα όπως φαίνεται στο σχήµα. Η τοποθέτηση του ψηφιακού υλικού, των ολοκληρωµένων δηλαδή κυκλωµάτων, πάνω στα breadboards


19

απαιτεί ορισµένες επί πλέον γνώσεις για τα ολοκληρωµένα κυκλώµατα, οι οποίες αφορούν στη σωστή αναγνώριση των ακροδεκτών τους. Στο σχήµα 1.5-2α φαίνονται δύο Ο.Κ. µε τους ακροδέκτες τους. Κάθε ακροδέκτης (pin) του O.K. ανταποκρίνεται σε συγκεκριµένη λειτουργία του ηλεκτρονικού υλικού που περιέχει (είσοδος ή έξοδος µιας πύλης, τροφοδοσία του Ο.Κ. κλπ), όπως δείχνει χαρακτηριστικά το διάγραµµα ακροδεκτών του σχήµατος 1.5-2β (ολοκληρωµένο κύκλωµα το οποίο περιέχει τέσσαρες πύλες AND δύο εισόδων).

Σχήµα 1.5-2 Ολοκληρωµένα κυκλώµατα

Από το διάγραµµα ακροδεκτών πληροφορούµαστε σε ποιους ακροδέκτες του Ο.Κ. αντιστοιχούν οι είσοδοι και οι έξοδοι των πυλών καθώς και σε ποιους ακροδέκτες του αντιστοιχεί η τροφοδοσία και η γείωση. Οι ακροδέκτες είναι αριθµηµένοι, όπως φαίνεται στο σχήµα, µε αποτέλεσµα να έχουµε τη δυνατότητα αναγνώρισής τους. Έτσι, ο ακροδέκτης 4 για παράδειγµα, αντιστοιχεί σε µια από τις εισόδους της δεύτερης πύλης, ο ακροδέκτης 14 στη τροφοδοσία του ολοκληρωµένου κυκλώµατος κ.ο.κ. Ο τρόπος τοποθέτησης εποµένως ενός Ο.Κ. σε κάποιο κύκλωµα, πρέπει να γίνεται προσεκτικά, ώστε οι ακροδέκτες του να αντιστοιχούν στο σωστό σχεδιασµό του κυκλώµατος που υλοποιούµε. Για να συµβεί αυτό χρειάζεται σωστή ανάγνωση της αρίθµησης των ακροδεκτών του Ο.Κ., η οποία γίνεται ως εξής. Η εγκοπή ή η τελεία στο περίβληµα του Ο.Κ. (σχήµα 1.5-2α) καθορίζουν τον ακροδέκτη (pin) 1, ο οποίος βρίσκεται πάντοτε κάτω και αριστερά, όπως βλέπουµε το Ο.Κ., η δε αρίθµηση των ακροδεκτών του γίνεται, όπως δείχνει το σχήµα 1.5-2γ. ii. ∆ιακόπτες λογικών καταστάσεων (Switches) Οι διακόπτες λογικών καταστάσεων είναι διακόπτες δύο θέσεων (Low και High) οι οποίες αντιστοιχούν στα λογικά 0 και 1. Χρησιµοποιούνται έτσι σαν είσοδοι για την υλοποίηση των ψηφιακών κυκλωµάτων. Οι διακόπτες αυτοί συνήθως δεν περιλαµβάνουν κύκλωµα απόρριψης µεταβατικών καταστάσεων και ασταθειών της µηχανικής επαφής τους και αυτό δεν επιτρέπει τη χρήση τους σαν διακοπτών τροφοδότησης εισόδων ρολογιού σε ακολουθιακά κυκλώµατα iii. Γεννήτριες τετραγωνικών παλµών - Πιεστικοί διακόπτες Tα ακολουθιακά κυκλώµατα διαθέτουν εισόδους (είσοδοι clk) που τροφοδοτούνται µε σήµατα, σαν αυτά που γνωρίσαµε στο σχήµα 1.1-4. Μια γεννήτρια τετραγωνικών παλµών (pulse generator), ή κάποιοι ειδικοί πιεστικοί διακόπτες (Debounce buttons) είναι απαραίτητοι για τη τροφοδοσία αυτών των εισόδων. Οι πιεστικοί διακόπτες κατά τη µετάβασή τους από τη µια λογική κατάσταση στην άλλη (1 σε 0 δηλαδή και αντίστροφα)

α. Ολοκληρωµένα κυκλώµατα DIP

Εγκοπή αναγνώρισης του Pin 1

γ. Τρόπος αναγνώρισης των ακροδεκτών του Ο.Κ.

β. ∆ιάγραµµα ακροδεκτών

του Ο.Κ. 74LS08


20

δεν πρέπει να δηµιουργούν µεταβατικά φαινόµενα και αστάθειες, που δηµιουργούν συνήθως οι µηχανικές επαφές των απλών διακοπτών. Αυτό επιτυγχάνεται µε ειδικό σχεδιασµό του κυκλώµατός τους και µας δίνει τη δυνατότητα να τους χρησιµοποιούµε στα ακολουθιακά κυκλώµατα σαν χειροκίνητες γεννήτριες για την οδήγηση των εισόδων clk αυτών των κυκλωµάτων. Οι διακόπτες αυτοί διευκολύνουν πολύ τη πειραµατική διαδικασία. iv. Ενδείκτες λογικών καταστάσεων (LΕDs) Πρόκειται για ένα αριθµό φωτοδιόδων (Leds) απαραίτητων για την αναγνώριση µιας λογικής κατάστασης. Όταν το LED ανάβει, η είσοδός του βρίσκεται σε λογικό 1, ενώ όταν είναι σβηστό βρίσκεται σε λογικό 0. Στις εισόδους των LEDs οδηγούµε τις εξόδους ή όποια άλλα σηµεία των ψηφιακών κυκλωµάτων χρειάζεται να ελεγχθούν και ενηµερωνόµαστε για τη λογική κατάσταση στην οποία βρίσκονται. v. Σταθερά τροφοδοτικά Τέλος να αναφέρουµε ότι για τη τροφοδοσία των Ο.Κ. χρειαζόµαστε κάποιο τροφοδοτικό, που θα παρέχει την απαραίτητη για τη λειτουργία των Ο.Κ. τάση τροφοδοσίας. Επειδή, όπως ήδη αναφέραµε, οι εργαστηριακές ασκήσεις αυτού του βιβλίου είναι σχεδιασµένες µε Ο.Κ. τεχνολογίας TTL ή της συµβατής ηλεκτρικά µε αυτήν σειράς 74HCT τεχνολογίας CMOS, ένα σταθερό τροφοδοτικό στα +5Volts αρκεί για τις ανάγκες του εργαστηρίου.

2. Γ 3.

ΣΥΝ∆ΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ

• Λογικές πύλες• Λογικές συναρτήσεις-Κυκλώµατα

ισοτιµίας • Κυκλώµατα κωδικοποίησης • Κυκλώµατα πολυπλεξίας • Αριθµητικά κυκλώµατα-Συγκριτές


22

∆υαδική λογική – Άλγεβρα Boole Τα ψηφιακά κυκλώµατα δέχονται σαν εισόδους και παράγουν εξόδους σήµατα στα οποία διακρίνουµε µόνον δυο καταστάσεις, την κατάσταση Low και την κατάσταση High. Και οι µεταβλητές των συναρτήσεων τις οποίες υλοποιούν τα ψηφιακά κυκλώµατα, παίρνουν επίσης µόνο δύο τιµές, την τιµή 0 και την τιµή 1, µε τη τιµή 0 να αντιστοιχεί στο επίπεδο Low και η τιµή 1 στο επίπεδο High, όταν βέβαια πρόκειται για θετική λογική, όπως είδαµε στη παράγραφο 1-1. Οι µεταβλητές αυτές ονοµάζονται δυαδικές µεταβλητές και η λογική από την οποία διέπονται, ονοµάζεται δυαδική λογική. Οι συναρτήσεις των δυαδικών µεταβλητών ονοµάζονται λογικές ή ψηφιακές συναρτήσεις και ακολουθούν τους κανόνες (αξιώµατα, θεωρήµατα, πράξεις) της άλγεβρας Boole. Η άλγεβρα Boole (Βοοlean algebra) ή άλγεβρα των διακοπτών όπως παλιότερα ονοµαζόταν, πήρε το όνοµά της από τον Άγγλο µαθηµατικό Boole (Μπουλ), που πρώτος τη δηµιούργησε στα µέσα περίπου του 19ου αιώνα για να τη διαµορφώσει στη σηµερινή της µορφή (άλγεβρα των δύο τιµών) ένα σχεδόν αιώνα αργότερα (1938) ο C.E. Shannon. Η άλγεβρα Boole είναι µια άλγεβρα δοµηµένη µε στοιχεία το 0 και το 1 και τους τελεστές του λογικού πολλαπλασιασµού (.), της λογικής πρόσθεσης (+) και του λογικού συµπληρώµατος ( ′ ). Για την άλγεβρα Boole έχουµε επίσης και ένα σύνολο από αξιώµατα, τα οποία δεχόµαστε χωρίς αποδείξεις.

Λογικές πράξεις Οι τελεστές τις άλγεβρας Boole αντιστοιχούν στις τρεις βασικές λογικές πράξεις. Τη πράξη ΚΑΙ (AND) του λογικού πολλαπλασιασµού, τη πράξη Ή (ΟR) της λογικής πρόσθεσης και τη πράξη ΟΧΙ (NOΤ) του λογικού συµπληρώµατος.

Πίνακας 2.1-1. Οι λογικές πράξεις

Η πράξη ΚΑΙ συµβολίζεται µε µια τελεία (.) και διαβάζεται ΚΑΙ (AND). Μεταξύ των µεταβλητών που συνδέονται µε την πράξη ΚΑΙ η τελεία συνήθως δε χρησιµοποιείται, όπως ακριβώς συµβαίνει και µε τον πολλαπλασιασµό των πραγµατικών αριθµών. Η σηµασία της πράξης είναι η εξής : Αν f = x . y, διαβάζεται : f = x ΚΑΙ y και σηµαίνει ότι το f παίρνει την τιµή 1, µόνον όταν η τιµή και του x και του y είναι 1. Σ′ οποιονδήποτε άλλο συνδυασµό των τιµών των µεταβλητών x και y το f γίνεται 0, όπως φαίνεται και στο πίνακα 2.1-1α. Η πράξη Ή συµβολίζεται µε το σταυρό (+) και διαβάζεται Ή (διαζευκτικό). Η σηµασία της πράξης είναι η εξής : Αν f = x+y, διαβάζεται : f = x Ή y και σηµαίνει ότι η f γίνεται 1, όταν η τιµή του x ή η τιµή του y είναι 1 και 0 µόνον όταν και το x και το y είναι 0, όπως φαίνεται και στο πίνακα 2.1-1β. Η πράξη ΟΧΙ συµβολίζεται µε µια οξεία (x′) ή µία παύλα (-) πάνω από τη µεταβλητή και διαβάζεται x ΝΟΤ.

Κυκλώµατα διακοπτών Η εφαρµογή της δυαδικής λογικής και των δυαδικών µεταβλητών διακρίνεται εύκολα στα δύο ηλεκτρικά κυκλώµατα των διακοπτών του σχήµατος 2.1-2. Η λειτουργία των δύο κυκλωµάτων επαληθεύει τις λογικές πράξεις ΚΑΙ και Ή.

2.1 ΛΟΓΙΚΕΣ ΠΥΛΕΣ

Πράξη AND Πράξη OR x y F x y F 0 0 0 0 0 0 Πράξη NOT 0 1 0 0 1 1 x F 1 0 0 1 0 1 0 1 1 1 1 1 1 1 1 0 α. β. γ.

Συνδυαστικά κυκλώµατα. Λογικές πύλες

23

Στο κύκλωµα του σχήµατος 2.1-2α για να ανάψει η λάµπα L, πρέπει και οι δύο διακόπτες Α και Β να είναι ανοιχτοί (ΟΝ), επειδή τότε και µόνον τότε το κύκλωµά είναι κλειστό και διαρρέετε από ρεύµα. Έτσι, αν θεωρήσουµε ότι ανοιχτός διακόπτης και αναµµένη λάµπα αντιστοιχούν σε λογικό 1, ενώ κλειστός διακόπτης και σβηστή λάµπα σε λογικό 0, θα έχουµε : L=A.B, τη λογική πράξη δηλαδή ΚΑΙ που σηµαίνει ότι, για να γίνει 1 το L (λάµπα αναµµένη), θα πρέπει και το Α και το Β να είναι 1 (διακόπτες σε θέση ΟΝ). Για το κύκλωµα του σχήµατος 2.1-2β παρατηρούµε ότι, και ένας µόνο εκ των διακοπτών Α και Β να είναι ανοιχτός (ΟΝ), το κύκλωµα είναι κλειστό (καθώς περνάει ρεύµα µέσα από τον ανοιχτό διακόπτη) και εποµένως η λάµπα ανάβει. Αν και εδώ θεωρήσουµε τις καταστάσεις ανοικτός διακόπτης και αναµµένη λάµπα σαν λογικό 1 και κλειστός διακόπτης και σβηστή λάµπα σαν λογικό 0, όπως και στο προηγούµενο κύκλωµα, θα έχουµε : L=A+B, την πράξη Ή δηλαδή, που σηµαίνει ότι, αν έστω και ένας εκ των δύο διακοπτών γίνει 1 (ON), τότε και L=1 (ανάβει η λάµπα). Τα παραπάνω παραδείγµατα των διακοπτών δείχνουν µια εφαρµογή της δυαδικής λογικής στη πράξη. Τα κυκλώµατα αυτά των διακοπτών µπορεί να αντικατασταθούν από ψηφιακά κυκλώµατα και τότε κάποια ψηφιακά σήµατα πλέον θα ελέγχουν την αγωγιµότητα ή µη του ενεργού στοιχείου, της λάµπας στο παράδειγµά µας, χωρίς να χρειάζεται κάποιος που θα ανοιγοκλείνει τους διακόπτες.

Σχήµα 2.1-2. Κυκλώµατα διακοπτών.

Αξιώµατα της άλγεβρας Βοοle Τα αξιώµατα της άλγεβρας Boole, τα οποία δεν χρειάζονται απόδειξη, είναι τα εξής : • Ουδέτερα στοιχεία των πράξεων AND και OR.. Ουδέτερο στοιχείο για τη λογική πράξη AND είναι το 1 και για τη πράξη OR το 0, που σηµαίνει : Χ.1 = 1.Χ = Χ και Χ+0 = 0+Χ = Χ • Αντιµεταθετική ιδιότητα. Ισχύει για τις λογικές πράξεις AND και OR. Χ.Υ = Υ.Χ και Χ+Υ = Υ+Χ • Επιµεριστική ιδιότητα. Η λογική πράξη AND έχει την επιµεριστική ιδιότητα ως προς τη πράξη OR και η λογική πράξη OR έχει την επιµεριστική ιδιότητα ως προς την πράξη AND. Χ.(Υ+Ζ) = (Χ.Υ)+(Χ.Ζ) και : Χ+(Υ.Ζ) = (Χ+Υ)+(Χ+Ζ) (∆εν ισχύει στη συνήθη άλγεβρα) • Προσεταιριστική ιδιότητα. Ισχύει για τις πράξεις AND και OR. (Χ.Υ).Ζ = Χ.(Υ.Ζ) και (Χ+Υ)+Ζ = Χ+(Υ+Ζ) • Αρχή του δυϊσµού. Πρόκειται για το νόµο του συµπληρώµατος. Χ.Χ′ = 0 και Χ+Χ′ =1 (∆εν ισχύουν στη συνήθη άλγεβρα) To x′ το λέµε και συµπλήρωµα του x. Γενικά το συµπλήρωµα µιας δυαδικής µεταβλητής ή µιας λογικής συνάρτησης γενικότερα, είναι εκείνο που παίρνει την τιµή 0 όταν η µεταβλητή ή η συνάρτηση έχει τιµή 1, και την τιµή 1, όταν η µεταβλητή ή η συνάρτηση έχει τιµή 0.

Θεωρήµατα της άλγεβρας Boole Τα θεωρήµατα της άλγεβρας Boole χρειάζονται απόδειξη, σε αντίθεση µε τα αξιώµατα. Οι αποδείξεις των θεωρηµάτων στηρίζονται στους κανόνες που προκύπτουν από τα αξιώµατα της άλγεβρας Boole. • 1ο Θεώρηµα : Χ.Χ = Χ και Χ+Χ =Χ

α. ∆ιακόπτες στη σειρά (λογικό AND)

B A

~

L

Πηγή ρεύµατος

β. ∆ιακόπτες παράλληλα (λογικό OR)

Πηγή ρεύµατος

Α

L

~ B


24

• 2ο Θεώρηµα : Χ.0 =0 και Χ+1=1 • 3ο Θεώρηµα της διπλής άρνησης : Χ=[(Χ)′]′ • Θεώρηµα της απορρόφησης Χ+Χ.Υ=Χ και Χ.(Χ+Υ)=Χ • Θεώρηµα του De Morgan α. ( Χ.Υ)′ = Χ′+Υ′ β. ( Χ+Υ)′ = Χ′.Υ′ Το θεώρηµα του De Morgan ισχύει και για περισσότερες των δύο µεταβλητών, π.χ. α. (Χ .Υ. Ζ )′ = Χ′ +Υ′ +Ζ′ και β. ( Χ+Υ+Ζ)′ = Χ′.Υ.′ Ζ′

Λογικές πύλες Τα ψηφιακά ηλεκτρονικά κυκλώµατα ονοµάζονται και λογικά, επειδή µε τις κατάλληλες εισόδους δηµιουργούν εξόδους, που είναι λογικές συναρτήσεις (συναρτήσεις Boole). Τα πιο απλά συνδυαστικά κυκλώµατα είναι τα κυκλώµατα που υλοποιούν τις βασικές λογικές πράξεις και ονοµάζονται λογικές πύλες. Έτσι, η πύλη AND δύο εισόδων (x και y) υλοποιεί την πράξη ΚΑΙ (z = x.y) και το λογικό της σύµβολο φαίνεται σχήµα 2.1-3α. Οι λογικές πύλες ΟR και NOT υλοποιούν τις λογικές πράξεις : z = x+y και z = x′, αντίστοιχα και τα λογικά τους σύµβολα φαίνονται στα σχήµατα 2.1-3β και 2.1-3γ. Η πύλη NOT ονοµάζεται και αντιστροφέας (inverter).

Σχήµα 2.1–3. Τα λογικά σύµβολα των πυλών AND, ΟR και NOT

Εκτός των πυλών που υλοποιούν τις τρεις βασικές λογικές πράξεις, υπάρχουν ακόµα αρκετές σηµαντικές πύλες. Η πύλη NAND (ΟΧΙ ΚΑΙ) που υλοποιεί την άρνηση της πράξης ΚΑΙ, η πύλη NOR (ΟΧΙ Η - ΟΥΤΕ) που υλοποιεί την άρνηση της πράξης Ή. Η πύλη buffer (αποµονωτής), που υλοποιεί την ταυτοτική συνάρτηση Χ=Χ και τέλος οι πύλες XOR (αποκλειστικό Ή) και η συµπληρωµατική της XNOR (ισοδυναµία - αποκλειστικό ούτε). Στο σχήµα 2.1-5 φαίνονται όλες οι λογικές πύλες τις οποίες αναφέραµε, µε τα σύµβολά τους, τις λογικές πράξεις που εκτελούν και τους πίνακες αλήθειας τους. Οι λογικές πύλες αποτελούν τα βασικά δοµικά στοιχεία για τη σχεδίαση και την υλοποίηση των ψηφιακών κυκλωµάτων. ∆ιατίθενται στο εµπόριο σε µορφή ολοκληρωµένων κυκλωµάτων (Ο.Κ.) Ανάλογα µε τον τρόπο σχεδίασης της βαθµίδας εξόδου τους οι πύλες διακρίνονται σε : • Πύλες µε έξοδο totem pole • Πύλες µε έξοδο τριών καταστάσεων (Tri-state ή Three-state) • Πύλες µε έξοδο ανοικτού συλλέκτη (Open collector)

Σχήµα 2.1-4 "Συρµατωµένο KAI" (wired AND)

Οι πύλες των Ο.Κ. µε εξόδους Totem-pole δεν επιτρέπουν την κοινή σύνδεση των εξόδων τους, αλλά έχουν µεγαλύτερη ικανότητα οδήγησης από εκείνες µε εξόδους ανοικτού

α. Πύλη AND (z = x.y) β. Πύλη OR (z = x+y) γ. Πύλη NOT (z = x′)

X Y

z X Y

z x z

Vcc

RXX1 Χ2

X3 X4

Β

Α Α.Β


25

συλλέκτη, ενώ οι χρόνοι καθυστέρησης διάδοσης από ΗIGH σε LOW (tphl) και από LOW σε HIGH (tplh) είναι σχεδόν ίδιοι. Οι πύλες των Ο.Κ. µε εξόδους τριών καταστάσεων επιτρέπουν τη σύνδεση των εξόδων τους σε κοινή γραµµή, µε την προϋπόθεση ότι µια µόνο από τις εξόδους τους θα είναι κάθε φορά ενεργοποιηµένη. Τέλος οι πύλες των Ο.Κ µε εξόδους πυλών ανοικτού συλλέκτη επιτρέπουν την απευθείας σύνδεση των εξόδων τους σε κοινή γραµµή, πραγµατοποιώντας έτσι µέσω µιας αντίστασης τη λογική συνάρτηση AND, που στην περίπτωση αυτή ονοµάζεται συρµατωµένο KAI (wired AND). Στο σχήµα 2.1-4 οι δύο έξοδοι Α και Β των TTL πυλών AND ανοικτού συλλέκτη συνδέονται µέσω της αντίστασης Rχ στη κοινή γραµµή Υ. Στη γραµµή Υ θα παίρνουµε το λογικό AND των εξόδων Α και Β. Πύλες ανοικτού συλλέκτη ελάχιστα χρησιµοποιούνται σήµερα, πύλες µε έξοδο τριών συναντάµε σε πολλές ψηφιακές διατάξεις, ενώ οι πύλες µε totem-pole έξοδο βρίσκονται σε κάθε ψηφιακή εφαρµογή. Σχήµα 2.1-5 Λογικές πύλες. Λογικά σύµβολα, συναρτήσεις εξόδου και πίνακες αλήθειας.

ΟΝΟΜΑ

ΣΥΜΒΟΛΟ

ΣΥΝΑΡΤΗΣΗ ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ

AND

y x

f

f = x.y

OR xy f

f = x+y

NOT

x f

f = x′

BUFFER

f = x

NAND

y x

f

f = (x.y)′

NOR

xy f

f = (x+y)′

XOR

yx

f

f = x⊕y

XNOR

x

yf

f = (x⊕y)′

fx x f 0 0 1 1

x y f 0 0 0 0 1 1 1 0 1 1 1 1

x y f 0 0 0 0 1 0 1 0 0 1 1 1

x f 0 1 1 0

x y f 0 0 1 0 1 1 1 0 1 1 1 0

x y f 0 0 1 0 1 0 1 0 0 1 1 0 x y f 0 0 0 0 1 1 1 0 1 1 1 0

x y f 0 0 1 0 1 0 1 0 0 1 1 1


26

Πύλες µε περισσότερες από δύο εισόδους

Κατά την υλοποίηση των ψηφιακών κυκλωµάτων, πολλές φορές και για διαφορετικούς λόγους, αντί να χρησιµοποιήσουµε πύλες µε περισσότερες των δύο εισόδων (σχήµα 2.1-6), υλοποιούµε κυκλώµατα ισοδύναµα τέτοιων πυλών, χρησιµοποιώντας πύλες µε δύο εισόδους. Αν σε κάποιο κύκλωµα υπάρχουν διαθέσιµες πύλες δύο εισόδων µπορούµε να υλοποιήσουµε, αν χρειασθεί και πύλες µε περισσότερες των δύο εισόδων.

Σχήµα 2.1-6 Πύλες τεσσάρων εισόδων

Στο σχήµα 2.1-7 φαίνονται ισοδύναµα τέτοια κυκλώµατα για την πύλη OR τριών εισόδων και τις πύλες AND και ΝAND τεσσάρων εισόδων. Η απόδειξη της ισοδυναµίας αυτών των κυκλωµάτων µε τις αντίστοιχες πύλες είναι εύκολη. Το κύκλωµα του σχήµατος 2.1-7α είναι το ισοδύναµο µιας πύλης OR τριών εισόδων. Η έξοδος F µιας πύλης OR τριών εισόδων είναι : F=A+B+C, µε τις µεταβλητές A,B και C να αποτελούν τις εισόδους της πύλης. Από τον τρόπο υλοποίησης του κυκλώµατος του σχήµατος 2.1-7α αυτό επαληθεύεται, αφού η έξοδος του κυκλώµατος είναι πράγµατι: F=(A+B)+C και F=A+B+C. Τα κυκλώµατα των σχηµάτων 2.1-7β και 2.1-7γ είναι επίσης τα ισοδύναµα κυκλώµατα µιας πύλης AND τεσσάρων εισόδων (Α,Β,C,D) και µιας πύλης ΝAND επίσης τεσσάρων εισόδων (Α,Β,C,D). Σχήµα 2.1-7. Ισοδύναµα κυκλώµατα πυλών τριών και τεσσάρων εισόδων.

Από τις υλοποιήσεις που φαίνονται στα αντίστοιχα σχήµατα προκύπτει, όπως και στη προηγούµενη περίπτωση, ότι οι έξοδοί τους επαληθεύουν τη λειτουργία των πυλών AND και ΝAND τεσσάρων εισόδων. Για την έξοδο του κυκλώµατος AND, θα έχουµε :

Σχήµα 2.1-8. Πύλη ΝAND οκτώ εισόδων

F=(ΑΒ)(CD) και F=ΑΒCD, ενώ η έξοδος του κυκλώµατος ΝAND θα είναι : F=[(ΑΒ)(CD)]′ και F=(ΑΒCD)′. Οι υλοποιήσεις αυτές πάντως είναι απαραίτητες όταν χρειαζόµαστε πύλες µε περισσότερες των τεσσάρων εισόδους, επειδή οι κατασκευαστές δεν διαθέτουν τέτοιες. Γι΄ αυτό ευθύνεται η καθυστέρηση διάδοσης αυτών των πυλών. Η καθυστέρηση διάδοσης, που αποτελεί ένα από τα βασικότερα χαρακτηριστικά των πυλών, µεγαλώνει πολλή στις

α. Πύλη AND 4 εισόδων β. Πύλη OR 4 εισόδων

CD

AB

F

AB

CD

F

CD

AB

CD

ΑΒ

F

(Α+Β) Α

Β

C

α. OR 3 εισόδων F= A+B+C

β. AND 4 εισόδων F= ABCD

γ. ΝAND 4 εισόδων F= (ABCD)′

Πύλη 8 εισόδων α. Ισοδύναµο κύκλωµα πύλης 8 εισόδων


27

πύλες µε περισσότερες των τεσσάρων εισόδων και εξαρτάται από τη κατασκευή τους. Στο σχήµα 2.1-8 το κύκλωµα α, ισοδύναµο κύκλωµα µιας πύλης ΝAND 8 εισόδων, έχει µικρότερη καθυστέρηση διάδοσης από τη πύλη ΝAND 8 εισόδων, το λογικό σύµβολο της οποίας φαίνεται στο σχήµα 2.1-8β.

Καθολικότητα της πύλης NAND Η πύλη NAND µας παρέχει τη δυνατότητα υλοποίησης όλων των άλλων πυλών, µε χρήση µόνο της ίδιας. Στο σχήµα 2.1-9 φαίνεται η υλοποίηση όλων των βασικών πυλών µε χρήση πυλών µόνο NAND. Ο τρόπος που προκύπτουν αυτές οι υλοποιήσεις είναι εύκολος. Σχήµα 2.1-9. Υλοποίηση των βασικών λογικών πυλών µόνο µε πύλες NAND

Προσέξτε τα κυκλώµατα του σχήµατος 2.1-10. Στο πρώτο έχουµε την υλοποίηση µιας πύλης NOT και στο δεύτερο την υλοποίηση µιας πύλης AND µε χρήση πυλών µόνο NAND. Για την υλοποίηση της πύλης NOT (σχήµα 2.1-10α) χρησιµοποιούµε µία πύλη NAND µε βραχυκυκλωµένες τις δύο εισόδους της Α και Β. Έτσι, αν η είσοδος του

ΟΝΟΜΑ ΠΎΛΗΣ

ΣΥΜΒΟΛΟ ΠΥΛΗΣ

ΥΛΟΠΟΙΗΣΗ ΜΕ ΠΥΛΕΣ NAND

NOT

AND

OR

NOR

XOR

ΧNOR

A BB

A A B

A

B

B

A

A+B

B A+BA

A′A A′ A

A⊕B

B

A

(A⊕B)B

A

(A⊕B)′

B

A

(A⊕B)′A

B

B

A

(A+B)′ (A+B)′Α

Β


28

κυκλώµατος C πάρει τη τιµή 1, οι είσοδοι Α και Β της πύλης NAND γίνονται 1 και σύµφωνα µε το πίνακα αλήθειας της πύλης η έξοδός της θα γίνει 0. Αν τώρα η είσοδος C γίνει 0, οι είσοδοι της πύλης θα γίνουν 0 και η έξοδός ης 1. Για το κύκλωµα του σχήµατος 2.1-10α εποµένως θα ισχύει : F=0 όταν C=1 και F=1 όταν C=0. Αυτό σηµαίνει, ότι το συγκεκριµένο κύκλωµα λειτουργεί σαν πύλη NOT. Για την υλοποίηση της πύλης AND (σχήµα 2.1-10β) χρησιµοποιούµε δύο πύλες NAND δύο εισόδων. Στην έξοδο της πρώτης πύλης έχουµε συνδέσει µια δεύτερη πύλη NAND µε βραχυκυκλωµένες τις δύο εισόδους της, µια πύλη δηλαδή ισοδύναµη µιας πύλης NOT, σύµφωνα µε τα προηγούµενα

Σχήµα 2.1-10. Υλοποιήσεις µε πύλες µόνο NAND.

Έτσι η έξοδος F του κυκλώµατος θα παράγει την άρνηση της εξόδου της πρώτης πύλης, την άρνηση δηλαδή του (ΑΒ)′ και εποµένως θα έχουµε : F= [(ΑΒ)′]′ = ΑΒ (θεώρηµα της διπλής άρνησης ).

Χρήση αντιστροφέων για µετατροπή πυλών Πολλές φορές συµφέρει σχεδιαστικά και κατασκευαστικά να µετατρέψουµε µία από τις βασικές πύλες AND, OR, NAND και NOR σε κάποια άλλη µε τη βοήθεια αντιστροφέων. Οι αντιστροφείς µπορεί να συνδεθούν, είτε στις εισόδους, είτε στις εξόδους, είτε στις εισόδους και στις εξόδους ταυτόχρονα των προαναφερθέντων πυλών και να αλλάξουν την αρχική πύλη.

Σχήµα 2.1-11. Αλλαγή της λειτουργίας πυλών µε χρήση αντιστροφέων

Η σύνδεση ενός αντιστροφέα στην έξοδο οποιασδήποτε πύλης, µας δίνει τη συµπληρωµατική της. Για παράδειγµα, ένας αντιστροφέας στην έξοδο µιας πύλης OR θα τη µετατρέψει σε πύλη ΝOR, ένας αντιστροφέας στην έξοδο µιας πύλης NAND θα τη µετατρέψει σε πύλη AND κ.λ.π. Αρκετά απλή είναι και η περίπτωση µε τη σύνδεση αντιστροφέων στις εισόδους µιας πύλης. Η πύλη σ΄ αυτή τη περίπτωση θα εµφανίζει στην έξοδό της το αποτέλεσµα της πράξης για τις συµπληρωµατικές τιµές των εισόδων της. Το αποτέλεσµα αυτό καθορίζει τη νέα πύλη. Παρατηρείστε το αποτέλεσµα στην έξοδο της πύλης AND του σχήµατος 2.1-11α. Αυτό είναι Χ′Υ′ ή (Χ+Υ)′, σύµφωνα µε το θεώρηµα του De Morgan. Το (Χ+Υ)′ αντιστοιχεί στην έξοδο µιας πύλης ΝOR µε εισόδους τις Χ και Υ. Έχουµε δηλαδή εδώ αλλαγή της πύλης AND σε πύλη ΝOR. Τα + στα κυκλώµατα του σχήµατος 2.1-11 συµβολίζουν απλά τη πρόσθεση των αντιστροφέων στις πύλες, τη λειτουργία των οποίων αλλάζουµε.

α. Υλοποίηση πύλης NOR µε αντιστροφείς στις εισόδους της πύλης AND

Χ′Υ′ = (Χ+Υ)′ ++

Χ

ΥΥ′

Χ′

β. Υλοποίηση πύλης AND µε αντιστροφείς στις εισόδους και την έξοδο µιας πύλης OR

Χ

+F=(Χ′+Υ′)′=ΧΥ Χ′+ Ύ′

Y Y′

Χ′

+

+

α. Aντιστροφέας µε NAND

A

B F=C′

C

β. Πύλη AND µε NAND

F=[(AB)′]′ (AB)′A

B


29

Σχήµα 2.1-12. Αλλαγή της λειτουργίας µιας πύλης µε χρήση αντιστροφέων. Ας δούµε τώρα και ένα παράδειγµα µετατροπής µιας πύλης OR σε πύλη AND µε τη χρήση πυλών NOT στις εισόδους και την έξοδό της, περίπτωση λίγο πιο σύνθετη από τις δύο προηγούµενες (σχήµα 2.1-11β). Αν θεωρήσουµε Χ και Υ τις εισόδους του κυκλώµατος, τότε, µε την παρεµβολή των αντιστροφέων στην είσοδο της πύλης OR τη λειτουργία της οποίας θέλουµε να αλλάξουµε, αυτές θα γίνουν Χ′ και Υ′. Η έξοδος έτσι της πύλης OR γίνεται Χ′+Υ′. Αυτό θα αποτελέσει είσοδο για τον αντιστροφέα, ο οποίος έχει συνδεθεί στην έξοδο της OR. Έτσι η έξοδος F τελικά του κυκλώµατος θα είναι : F=(Χ′+Υ′)′ ή F=(Χ′)′(Υ′)′ σύµφωνα µε το θεώρηµα του de Morgan και τελικά : F=ΧΥ (θεώρηµα διπλής άρνησης). Αυτό σηµαίνει ότι η έξοδος F τώρα ισοδυναµεί µε την έξοδο µιας πύλης AND δύο εισόδων. Στο σχήµα 2.1-12 φαίνονται όλες οι δυνατές περιπτώσεις αλλαγής της λειτουργίας βασικών πυλών, µε αντιστροφείς στις εισόδους τους και αντιστραφείς στις εισόδους και τις εξόδους τους. ∆εν περιλαµβάνονται στο πίνακα οι αλλαγές της λειτουργίας των πυλών που προκύπτουν από αντιστροφείς στις εξόδους τους, επειδή είναι ιδιαίτερα απλές περιπτώσεις. Υλοποιήσεις τέτοιες είναι πολύ συνηθισµένες και ιδιαίτερα συµφέρουσες στη πράξη.

ΠΥΛΕΣ

ΝΟΤ ΣΤΙΣ

ΕΙΣΟ∆ΟΥΣ

ΠΥΛΕΣ

ΝΟΤ ΣΤΙΣ

ΕΙΣΟ∆ΟΥΣ

ΚΑΙ ΣΤΙΣ

ΕΞΟ∆ΟΥΣ

ή

ή

ή

ή


30

Πύλες µε έξοδο τριών καταστάσεων (Τri-State) Βασικό χαρακτηριστικό των πυλών µε έξοδο τριών καταστάσεων, όπως ήδη αναφέρθηκε, είναι η δυνατότητα συνδεσµολογίας των εξόδων τους σε κοινές γραµµές. Αυτό µας δίνει τη δυνατότητα δηµιουργίας κοινών αρτηριών (bus systems) για µεταφορά δεδοµένων από ανεξάρτητες µεταξύ τους ψηφιακές µονάδες (θα δούµε µια τέτοια εφαρµογή στην ενότητα που αναφέρετε στους πολυπλέκτες) ή τη δηµιουργία αµφίδροµων γραµµών µεταφοράς δεδοµένων, όπως θα δούµε στα κυκλώµατα που αφορούν µνήµες RAM στην αντίσοιχη ενότητα. Το λογικό σύµβολο µιας τέτοιας πύλης φαίνεται στο σχήµα 2.1-13, στο οποίο, σε σχέση µε τις πύλες που γνωρίσαµε µέχρι τώρα, διακρίνουµε µία επί πλέον είσοδο, την είσοδο ενεργοποίησης (enable input). Η είσοδος ενεργοποίησης αυτών των πυλών ελέγχει τη συµπεριφορά των εξόδων τους, οι οποίες µπορεί να πάρουν µία από τις εξής καταστάσεις: Λογικό 0 Λογικό 1 High-Z (Υψηλή αντίσταση εξόδου : αποµονώνει το κύκλωµα από την επόµενη βαθµίδα). Για το tri-state του σχήµατος 2.1-13 αν η είσοδος ενεργοποίησης Ε γίνει 1, η έξοδός του γίνεται 1 όταν η είσοδος Α είναι 1 και 0 όταν η είσοδος Α είναι 0, πρόκειται δηλαδή για έναν αποµονωτή τριών καταστάσεων (Tri-State buffer). Αν το Ε γίνει 0, η έξοδος, ανεξάρτητα της τιµής της εισόδου του, θα οδηγηθεί σε κατάσταση High-Z. Σχήµα 2.1-13. Aποµονωτής ( Buffer) τριών καταστάσεων

Είσοδος Ενεργοποίησης E (Εnable input)

Είσοδος Έξοδος Α Υ


31

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Οι πληροφορίες για το ψηφιακό υλικό (ολοκληρωµένα κυκλώµατα τεχνολογίας ΤΤL ή σπάνια CMOS της σειράς HCT) που απαιτούνται για τη σχεδίαση κάθε φορά των εργαστηριακών κυκλωµάτων θα βρίσκονται σε φύλλα δεδοµένων, που προέρχονται από το data book της κατασκευάστριας εταιρείας National.Για τις δύο πρώτες ενότητες εργαστηριακών ασκήσεων (Λογικές πύλες και Υλοποίηση λογικών συναρτήσεων) θα χρησιµοποιηθούν για την υλοποίηση τους µόνο SSI ολοκληρωµένα κυκλώµατα, τα οποία περιέχουν όλες τις βασικές λογικές πύλες που απαιτούνται. Για τις συγκεκριµένες ασκήσεις χρειαζόµαστε µόνο τα διαγράµµατα ακροδεκτών αυτών των Ο.Κ., τα οποία φαίνονται στο σχήµα 2.1-15. Ας δούµε όµως πρώτα τον τρόπο µε τον οποίο θα σχεδιάζουµε τα κυκλώµατα των εργαστηριακών ασκήσεων.

Σχεδίαση εργαστηριακών κυκλωµάτων Η υλοποίηση των λογικών κυκλωµάτων σε κάθε εργαστήριο απαιτεί πρώτα τον σχεδιασµό της ηλεκτρονικής τους µορφής, ηλεκτρονική σχεδίαση θα το λέµε στο εξής, χωρίς να θεωρείται απόλυτα δόκιµος ο όρος. Με την ηλεκτρονική σχεδίαση προσδιορίζεται ακριβώς το υλικό το οποίο θα χρησιµοποιηθεί για την υλοποίηση του κυκλώµατος, αλλά και πως θα χρησιµοποιηθεί. Στο σχήµα 2.1-14 φαίνεται το λογικό διάγραµµα ενός κυκλώµατος (2.1-14α) και η αντίστοιχη ηλεκτρονική του σχεδίαση (2.1-14β). Παρατηρήστε, ότι στην ηλεκτρονική σχεδίαση σηµειώνουµε σε ποια Ο.Κ. ανήκουν οι πύλες που χρησιµοποιούµε και τι µέρος τους αποτελούν. Το 1/4 7408 για παράδειγµα, σηµαίνει, ότι η συγκεκριµένη πύλη είναι µία από τις τέσσερις ίδιες πύλες που διαθέτει το Ο.Κ. 7408. Το 1/6 7404 µας ενηµερώνει, ότι η πύλη αυτή είναι µια από τις 6 πύλες NOT του Ο.Κ. 7404. Επίσης σηµειώνουµε σε ποιους ακροδέκτες των Ο.Κ. αντιστοιχούν οι είσοδοι και οι έξοδοι των πυλών που χρησιµοποιούνται, καθώς επίσης η τροφοδοσία και η γείωσή τους. Η σχεδίαση αυτή αφορά ψηφιακά κυκλώµατα που χρησιµοποιούν µόνο SSI ολοκληρωµένα κυκλώµατα. Όταν συναντήσουµε υλοποίηση που θα περιλαµβάνει και MSI ολοκληρωµένα κυκλώµατα ή µόνο MSI, θα δείξουµε και τον τρόπο για την αντίστοιχη σχεδίαση. Όλα τα κυκλώµατα, που θα σχεδιάζoνται στο εξής για την υλοποίηση των εργαστηριακών ασκήσεων, θα πρέπει να έχουν αυτή τη µορφή.

Σχήµα 2.1-14. Ψηφιακό κύκλωµα. Άσκηση 1 α. Επαληθεύστε εργαστηριακά τη λειτουργία των πυλών των Ο.Κ. 7400, 7402, 7404, 7408, 7432 και 7486 µε βάση τους πίνακες αλήθειας, που φαίνονται στο σχήµα 2.1-5. β. Με βάση τις υλοποιήσεις του σχήµατος 2.1-9 σχεδιάστε τα ηλεκτρονικά κυκλώµατα (σύµφωνα µε τον τρόπο που δείχνει το σχήµα 2.1-14) των πυλών NOT, OR και NOR µε πύλες NAND. Στη συνέχεια υλοποιείστε τα κυκλώµατα και επαληθεύστε τη λειτουργία τους.

α. Λογικό διάγραµµα

Α2

S E

Α1

3 Ε 7

14

3

7

14

1

+5V

1/4 7432

14

2

1

7 1/4 7408

5

46

S

A2

A1

β. Ηλεκτρονική σχεδίαση

2

1/4 7408

1/6 7404

1

2


32

Εργαστηριακή άσκηση 1β

Κύκλωµα ΝΟΤ

Χ Ζ

Κύκλωµα ΟR

Χ Υ Ζ

Κύκλωµα ΝΟR

Χ Υ Ζ

α. Κυκλώµατα AND

Χ Υ Ζ

1.

2.

β. Κύκλωµα ΟR

Χ Υ Ζ

1.

2.

Εργαστηριακή άσκηση 2


33

7400

7402

7404

7408

7432

7486

7411

7410

Σχήµα 2.1-15. Τα διαγράµµατα ακροδεκτών SSI ολοκληρωµένων κυκλωµάτων που περιέχουν βασικές λογικές πύλες. Άσκηση 2 Με βάση τις υλοποιήσεις του σχήµατος 2.1-12 σχεδιάστε ηλεκτρονικά και υλοποιήστε στη συνέχεια τα κυκλώµατα των λογικών πυλών AND και OR µε χρήση πυλών ΝΟΤ : α. Μόνο στην είσοδο β. Και στην είσοδο και στην έξοδο Σχεδιάστε ηλεκτρονικά τα κυκλώµατά τους και επαληθεύστε την λειτουργία τους. Άσκηση 3 Σχεδιάστε, υλοποιήστε και επαληθεύστε την λειτουργία των παρακάτω κυκλωµάτων πυλών µε περισσότερες των δύο εισόδων, χρησιµοποιώντας πύλες µόνο δύο εισόδων:


34

α. Πύλης OR τεσσάρων εισόδων (µε το Ο.Κ. 7432) β. Πύλης AND τεσσάρων εισόδων (µε το Ο.Κ. 7408) γ. Πύλης NAND τεσσάρων εισόδων (µε τα Ο.Κ. 7408 και 7400 )

Άσκηση 4 Επαληθεύστε τη λειτουργία ενός αποµονωτή τριών καταστάσεων από το Ο.Κ. 74126. Τις πληροφορίες για το chip θα τις πάρετε από τα φύλλα δεδοµένων.

Ασκήσεις – Προβλήµατα 1.Σχεδιάστε αντιστροφείς χρησιµοποιώντας πύλες NOR δύο εισόδων και NAND τριών εισόδων. 2. Σχεδιάστε έναν byffer και έναν αντιστροφέα χρησιµοποιώντας πύλες XOR. 3. Σχεδιάστε το κύκλωµα µιας πύλης NAND τριών εισόδων χρησιµοποιώντας πύλες NAND δύο εισόδων. 4. ∆είξτε τον τρόπο µε τον οποίο µια έξοδος CMOS της σειράς HC θα έχει τη δυνατότητα οδήγησης 15 εισόδων TTL της σειράς LS

γ. Κύκλωµα NAND

Α Β C NAND

Κυκλώµατα ΟR και AND

α

β.

Α Β C D OR AND

Συνδυαστικά κυκλώµατα. Υλοποιήσεις λογικών συναρτήσεων

35

Λογικές συναρτήσεις - Γενικά Οι λογικές συναρτήσεις (συναρτήσεις Boole) είναι αλγεβρικές εκφράσεις αποτελούµενες από δυαδικές µεταβλητές, δυαδικούς τελεστές, παρενθέσεις, αγκύλες και το ίσον. Οι δυαδικές µεταβλητές παίρνουν τιµές 0 ή 1 µόνον, ενώ τους δυαδικούς τελεστές αποτελούν ο λογικός πολλαπλασιασµός (.), η λογική πρόσθεση (+) και το λογικό συµπλήρωµα ( ′ ), όπως ήδη γνωρίζουµε. Μια λογική συνάρτηση εποµένως θα έχει την ακόλουθη έκφραση : F = F (X1, X2, ….. ,Xn, . , + , ′ ) Για κάθε λογική συνάρτηση F ορίζεται και µία συµπληρωµατική της, η F′, τέτοια ώστε : F′=1, όταν F=0 και F′=0, όταν F=1. Αν F=XY, τότε και F′=(XY)′ ή F′=X′+Y′ (από το θεώρηµα του De Morgan). Οι µεταβλητές µιας λογικής συνάρτησης µπορεί να υπάρχουν είτε µε τη κανονική τους τιµή (Χ) είτε µε τη συµπληρωµατική τους (Χ΄). Για κάποια συγκεκριµένη τιµή των µεταβλητών της µια λογική συνάρτηση θα παίρνει τιµές 0 ή 1. Η F=XY+XΖ′ για παράδειγµα, θα γίνεται 1, όταν το Χ ΚΑΙ (AND) το Υ είναι 1, όπως προκύπτει από τον όρο ΧΥ, στον οποίο και οι δυο µεταβλητές βρίσκονται µε τη κανονική τους τιµή, Ή (OR) όταν το Χ είναι 1 και το Ζ είναι 0, όπως προκύπτει από τον όρο ΧΖ′, αφού εδώ το Χ έχει πάλι τη κανονική του τιµή ενώ το Ζ τη συµπληρωµατική του (Ζ′). Για οποιονδήποτε άλλο συνδυασµό των τιµών των X, Υ και Ζ η F θα έχει τιµή 0. Κάθε λογική συνάρτηση αποτελεί την αλγεβρική έκφραση ενός ψηφιακού κυκλώµατος και µπορεί να εκφραστεί επίσης µε απεικόνισή σε πίνακα αλήθειας ή σε έναν χάρτη Καρνώ. Ο πίνακας αλήθειας αποτελείται από δύο στήλες και 2n γραµµές, αν n είναι το πλήθος των µεταβλητών της συνάρτησης. Σε κάθε γραµµή της πρώτης στήλης αντιστοιχεί ένας και µόνον ένας συνδυασµός των τιµών των µεταβλητών της και σε κάθε γραµµή της δεύτερης στήλης η τιµή της συνάρτησης για το συγκεκριµένο συνδυασµό. Έτσι και επειδή όπως θα δούµε στη συνέχεια, οι µεταβλητές της συνάρτησης αντιστοιχούν στις εισόδους ενός κυκλώµατος και η τιµή της συνάρτησης στην αντίστοιχη τιµή της εξόδου του κυκλώµατος, ο πίνακας αλήθειας απεικονίζει τη λειτουργία του.

Πίνακας 2.2-1. Πίνακας ελάχιστων και µέγιστων όρων τριών µεταβλητών.

Ο πίνακας 2.2-1α αντιστοιχεί στο πίνακα αλήθειας µιας πύλης AND τριών εισόδων και δείχνει, ότι η έξοδος F της πύλης γίνεται 1, όταν X=Y=Z=1. Σ΄ όλες τις άλλες περιπτώσεις έχουµε F=0. Αντίστοιχα ο πίνακας 2.2-1β αφορά µια πύλη OR τριών εισόδων και δείχνει, ότι η έξοδος της πύλης Υ γίνεται µηδέν µόνο όταν A=B=C=.0, ενώ σ΄ όλες τις άλλες περιπτώσεις έχουµε Υ=1. Οι βασικές αλγεβρικές µορφές που µπορεί να έχει µια συνάρτηση Boole είναι: • Άθροισµα γινοµένων : F=AB′C+AΒC+ ΑΒC′ • Γινόµενο αθροισµάτων : F=(A+B+C)(A′+B+C′) Αν κάθε όρος της συνάρτησης περιλαµβάνει όλες τις µεταβλητές, όπως οι παραπάνω εκφράσεις, έχουµε συνάρτηση εκφρασµένη σε άθροισµα ελάχιστων όρων ή αντίστοιχα σε

2-2. ΥΛΟΠΟΙΗΣΕΙΣ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ

α. β.

Χ Υ Ζ F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1

A B C Y 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1


36

γινόµενο µέγιστων όρων. Σ΄ αυτές τις περιπτώσεις η συνάρτηση λέγεται κανονική, ενώ σε διαφορετική περίπτωση, F=AB′+AC ή F=(A+B)(A′+C) για παράδειγµα, η συνάρτηση λέγεται πρότυπη. Οι πρότυπες µορφές προκύπτουν από απλοποίηση των κανονικών µορφών. Πίνακας 2.2-2. Πίνακας ελάχιστων και µέγιστων όρων τριών µεταβλητών.

Το σύνολο των ελάχιστων όρων για n µεταβλητές θα είναι 2n. Στο πίνακα 2.2-2 φαίνεται ο τρόπος υπολογισµού των ελάχιστων όρων σ΄ ένα παράδειγµα για τρεις µεταβλητές, τις Χ, Υ και Ζ. Στη πρώτη στήλη του πίνακα, τη στήλη των µεταβλητών, γράφονται στη σειρά οι δυαδικοί αριθµοί από το 0 µέχρι το 2n –1. Στην επόµενη στήλη σχηµατίζονται οι ελάχιστοι όροι, µε τη λογική πράξη AND να ενώνει τις µεταβλητές Χ,Υ και Ζ και κάθε µεταβλητή να εµφανίζεται µε το συµπλήρωµά της αν το αντίστοιχο ψηφίο του δυαδικού της ίδιας γραµµής του πίνακα είναι 0 και τη κανονική της τιµή, όπου αυτό είναι 1. Αν τώρα αντί των λογικών AND σχηµατίσουµε τα λογικά OR των Χ,Υ και Ζ µε κάθε µεταβλητή να εµφανίζεται µε το συµπλήρωµά της αν το αντίστοιχο ψηφίο του δυαδικού είναι 1 και κανονικά αν το αντίστοιχο ψηφίο είναι 0, θα έχουµε σχηµατίσει τους αντίστοιχους οκτώ µέγιστους όρους (maxterms). Και ο αριθµός των µέγιστων όρων είναι 2n, αν n είναι ο αριθµός των µεταβλητών. Τέλος να αναφέρουµε, ότι κάθε µέγιστος όρος είναι το συµπλήρωµα του αντίστοιχου ελάχιστου όρου και αντίστροφα. Η απεικόνιση µιας συνάρτησης σε πίνακα αλήθειας προϋποθέτει την έκφρασή της σε µορφή αθροίσµατος ελάχιστων όρων. Και από το πίνακα αλήθειας µπορούµε επίσης εύκολα να υπολογίσουµε την αλγεβρική έκφραση µιας συνάρτησης, βρίσκοντας το λογικό άθροισµα των ελάχιστων όρων στους οποίους η συνάρτηση έχει τιµή 1. Πολλές φορές η συνάρτηση πρέπει να απλοποιηθεί για να έχουµε την δυνατότητα σχεδιασµού, όσο το δυνατόν απλούστερου κυκλώµατος. Η απλοποίηση των λογικών συναρτήσεων γίνεται αλγεβρικά µε τη βοήθεια των αξιωµάτων και των θεωρηµάτων της άλγεβρας Boole ή µε τη χρήση χάρτη του Καρνώ. Απλοποιηµένη µορφή θεωρείται η αλγεβρική έκφραση, που έχει τον ελάχιστο δυνατό αριθµό παραγόντων είτε σε µορφή αθροίσµατος γινοµένων είτε σε µορφή γινοµένου αθροισµάτων.

Χάρτης Καρνώ (Karnaugh) Ένα καλό εργαλείο για την απλοποίηση των λογικών συναρτήσεων αποτελεί ο χάρτης ή πίνακας Καρνώ (Κ-map). Αποτελείται από ένα σύνολο τετραγώνων τα οποία συνδέονται µεταξύ τους µε το λογικό OR και κάθε τετράγωνο του χάρτη αντιστοιχεί σε έναν συγκεκριµένο ελάχιστο όρο από το σύνολο των 2n ελάχιστων όρων που προκύπτουν για n µεταβλητές. Γίνεται έτσι προφανές, ότι το σύνολο των τετραγώνων ενός χάρτη Καρνώ για µια συνάρτηση n µεταβλητών θα είναι 2n. Τα τετράγωνα στο χάρτη Καρνώ προκύπτουν από τις τοµές γραµµών και στηλών, όπως δείχνει το σχήµα 2.2-1β. Στο σχήµα φαίνεται ένας χάρτης Καρνώ για δύο µεταβλητές, τις Χ και Υ, ενώ στο πίνακα του σχήµατος 2.2-1α φαίνονται οι ελάχιστοι όροι αυτών των µεταβλητών. Οι γραµµές και οι στήλες που σχηµατίζουν το χάρτη, αντιστοιχούν στις τιµές των µεταβλητών. Έτσι, για το συγκεκριµένο χάρτη Καρνώ, στις γραµµές αντιστοιχούν οι τιµές της µεταβλητής Χ, 0 στη πρώτη και 1 στη δεύτερη γραµµή, ενώ στις στήλες οι τιµές της µεταβλητής Υ, 0 στη πρώτη στήλη και 1 στη δεύτερη. Το ποια ή ποιες µεταβλητές θα αντιστοιχούν στις γραµµές και τις στήλες το

Mεταβλητές Ελάχιστοι Μέγιστοι Χ Υ Ζ όροι όροι 0 0 0 Χ′Υ′Ζ′ (m0) Χ+Υ+Ζ (M0) 0 0 1 Χ′Υ′Ζ (m1) Χ+Υ+Ζ′ (M1) 0 1 0 Χ′ΥΖ′ (m2) Χ+Υ′+Ζ (M2) 0 1 1 Χ′ΥΖ (m3) Χ+Υ′+Ζ′ (M3) 1 0 0 ΧΥ′Ζ′ (m4) Χ′+Υ +Ζ (M4) 1 0 1 ΧΥ′Ζ (m5) Χ′+Υ+Ζ′ (M5) 1 1 0 ΧΥΖ′ (m6) Χ′+Υ′+Ζ (M6) 1 1 1 ΧΥΖ (m7) Χ′+Υ′+Ζ′ (M7)


37

επιλέγουµε αυθαίρετα. Με τον ορισµό των τιµών των µεταβλητών στις γραµµές και τις στήλες ορίζεται αυτόµατα και κάθε τετράγωνο του χάρτη ως προς τον ελάχιστο όρο στον οποίον αντιστοιχεί. Ο ελάχιστος όρος X′Y′ (m0), όπως φαίνεται από το σχήµα 2.2-1β, αντιστοιχεί στο τετράγωνο του χάρτη που σχηµατίζεται από τη τοµή της πρώτης γραµµής, στην οποία αντιστοιχεί τιµή 0 για το Χ, µε τη πρώτη στήλη, στην οποία αντιστοιχεί τιµή 0 για το Υ. Ο ελάχιστος όρος XY (m2) θα απεικονίζεται µε το τετράγωνο που ορίζεται από τη τοµή της δεύτερης γραµµής µε τη δεύτερη στήλη, στις οποίες οι τιµές των Χ και Υ είναι 1 κ.ο.κ.

Σχήµα 2.2-1. Πίνακας ελάχιστων όρων και Χάρτης Καρνώ δύο µεταβλητών

Μια σηµαντική τέλος παρατήρηση για τη σχεδίαση ενός χάρτη Καρνώ αφορά στον ορισµό των γειτονικών τετραγώνων του χάρτη. Γειτονικά τετράγωνα σ΄ έναν χάρτη Καρνώ έχουµε µόνο κατά την οριζόντια και κατακόρυφη διεύθυνση και όχι διαγώνια. Απαραίτητα όµως τα γειτονικά τετράγωνα πρέπει να αντιστοιχούν και σε ελάχιστους όρους, που διαφέρουν µεταξύ τους ως προς τη τιµή µιας µόνο από τις µεταβλητές τους. Ο ορισµός των γειτονικών τετραγώνων, µε τα χαρακτηριστικά που αναφέρθηκαν, είναι ιδιαίτερα σηµαντικός για τον βασικό λόγο που χρησιµοποιείται ο χάρτης, δηλαδή για την απλοποίηση.

Απεικόνιση Λογικής συνάρτησης σε Χάρτη Καρνώ Η απεικόνιση µιας λογικής συνάρτησης σε χάρτη Καρνώ είναι ιδιαίτερα απλή. Στο σχήµα 2.2-2, εκτός του πίνακας αλήθειας, φαίνονται ακόµα δύο χάρτες Καρνώ. Πρόκειται για ίδιους χάρτες, όπου στο µεν ένα φαίνονται οι ελάχιστοι όροι των µεταβλητών Χ και Υ που αντιστοιχούν στα τετράγωνα του χάρτη, στον δε άλλο φαίνεται ο τρόπος απεικόνισης της συνάρτησης F(Χ,Υ). Η απεικόνιση µιας συνάρτησης σε χάρτη Καρνώ, αφορά τον τρόπο µε τον οποίο βρίσκουµε, ποιο από τα τετράγωνα του χάρτη παίρνει 1 και ποιο 0. Αυτό το καθορίζει ο πίνακα αλήθειας της συνάρτησης. Οι ελάχιστοι όροι οι οποίοι αντιστοιχούν στις γραµµές του πίνακα αλήθειας που η συνάρτηση έχει τιµή 1, καθορίζουν τα τετράγωνα του χάρτη στα οποία σηµειώνουµε 1 και γίνεται εύκολα, αφού γνωρίζουµε, ότι κάθε τετράγωνο του χάρτη απεικονίζει ένα συγκεκριµένο ελάχιστο όρο. Αφού σηµειώσουµε τα 1 στα σωστά τετράγωνα, σηµειώνουµε στα υπόλοιπα τετράγωνα του χάρτη 0. Τα τετράγωνα του χάρτη µε τα 0 δίνουν την απεικόνιση της συµπληρωµατικής συνάρτησης.

Σχήµα 2.2-2. Απεικόνιση της συνάρτησης F(xy) σε χάρτη χάρτη Καρνώ.

α.

Μετ/τές Ελάχιστοι Χ Υ όροι 0 0 Χ΄ Υ′ (m0) 0 1 Χ΄ Υ (m1) 1 0 Υ Υ′ (m2) 1 1 Υ′ Υ (m3)

β.

Χ

2n Γραµµή

1n στήλη 2n στήλη

0

1 0

1

X′Y′ X′Y (m0) (m1) XY′ XY (m2) (m3)

Y

1n Γραµµή

X Y F F΄ 0 0 0 1 0 1 1 0 1 0 0 1 1 1 1 0 α. Πίνακας αλήθειας της συνάρτησης F(ΧΥ)

β. Οι ελάχιστοι όροι τωντετραγώνων ενός χάρτη Καρνώ

Χ

0

10

1

X′Y′ X′Y (m0) (m1) XY′ XY (m2) (m3)

Υ

γ. Χάρτης Καρνώ για τη συνάρτηση F(Χ,Υ)

0

1 0

1

0 1

0 1

Χ Υ


38

Γενικά, στον οποιονδήποτε χάρτη Καρνώ, όλα τα τετράγωνα πρέπει να περιέχουν ένα 1 ή ένα 0, εκτός µιας περίπτωσης. Η περίπτωση αυτή αφορά συναρτήσεις, για τις οποίες υπάρχουν και όροι αδιάφοροι. Σ′ αυτή τη περίπτωση θα αναφερθούµε αργότερα. Τέλος, όπως προκύπτει απ΄ όσα αναφέρθηκαν για το χάρτη Καρνώ, η απεικόνιση µιας συνάρτησης σε χάρτη Καρνώ γίνεται, εφ΄ όσον η συνάρτηση είναι εκφρασµένη σε άθροισµα ελάχιστων όρων.

Απλοποίηση µε χάρτη Καρνώ i. Χάρτης Καρνώ τριών µεταβλητών

Ο χάρτης Καρνώ για τρεις µεταβλητές θα αποτελείται από 23, οκτώ δηλαδή τετράγωνα, όπως φαίνεται στο σχήµα 2.2-3. Στο χάρτη του σχήµατος φαίνονται επίσης οι ελάχιστοι όροι που αντιστοιχούν σε κάθε τετράγωνο.

Σχήµα 2.2-3. Χάρτης Καρνώ τριών µεταβλητών.

Οι δύο γραµµές του χάρτη αντιστοιχούν στις τιµές της µεταβλητής Χ, ενώ οι τέσσερις στήλες στις τιµές των µεταβλητών Y και Z. Γνωρίζουµε ότι οι συνδυασµοί των τιµών δύο µεταβλητών είναι τέσσερις. Κάθε συνδυασµός εποµένως θα αντιστοιχεί σε µία από τις στήλες του χάρτη. Σε ποια όµως από τις στήλες είναι κρίσιµο, αφού θα πρέπει να εξασφαλίζεται ο κανόνας, που θέλει τα γειτονικά τετράγωνα να διαφέρουν µεταξύ τους ως προς την τιµή µόνον µιας από τις µεταβλητές τους. Στο χάρτη του σχήµατος φαίνεται ο ενδεδειγµένος τρόπος. Παρατηρείστε, ότι η τρίτη στήλη µε τη πρώτη γραµµή δεν ορίζουν το τετράγωνο για τον ελάχιστο όρο m2, όπως ίσως θα αναµένατε, αλλά το τετράγωνο για τον m3 (Χ′ΥΖ), ο οποίος διαφέρει από τον m1 ως προς τη τιµή της µεταβλητής Υ και από τον m2 ως προς τη τιµή της µεταβλητής Ζ. Αν µετά τον m1 στη πρώτη γραµµή ακολουθούσε ο m2, τα διπλανά τότε τετράγωνα m1 και m2 θα αντιπροσώπευαν τους ελάχιστους όρους Χ′Υ΄Ζ (001) και Χ′ΥΖ′ (010), οι οποίοι διαφέρουν µεταξύ τους ως προς τις τιµές δύο µεταβλητών τους. Το ίδιο συµβαίνει και στη δεύτερη γραµµή του χάρτη µε τον m7, ο οποίος ακολουθεί µετά τον m5 και όχι µετά τον m6. Αυτός ο ορισµός των τετραγώνων µας επιτρέπει να θεωρούµε γειτονικά τετράγωνα και τα ακραία τετράγωνα των γραµµών του χάρτη. Κάτι αντίστοιχο συµβαίνει και µε τα ακραία τετράγωνα των στηλών, όπως θα δούµε στη συνέχεια για χάρτες που αντιστοιχούν σε µεγαλύτερο πλήθος µεταβλητών. Έτσι το m0, εκτός του ότι είναι γειτονικό µε τα m1 και m4, όπως είναι αναµενενόµενο, είναι και µε το m2. Το ίδιο ισχύει και για το m4, το οποίο είναι γειτονικό και µε το m6, εκτός των mο και m5. Θα δούµε τώρα, µε τη βοήθεια των παραδειγµάτων που ακολουθούν, τον τρόπο µε τον οποίο κάνουµε απλοποιήσεις µε το χάρτη Καρνώ. Παράδειγµα 1. Απλοποίηση σε χάρτη Καρνώ δύο γειτονικών τετραγώνων. Θα απλοποιήσουµε τη συνάρτηση F που απεικονίζει ο χάρτης Καρνώ του σχήµατος 2.2-4. Σε πρώτο στάδιο προσπαθούµε να δηµιουργήσουµε οµάδες γειτονικών τετραγώνων που να περιλαµβάνουν 1. Τις οµάδες αυτές τις λέµε οµάδες απλοποίησης και το σύνολο των τετραγώνων τους απαραίτητα πρέπει να είναι δύναµη του 2. Έτσι, για το συγκεκριµένο χάρτη, µπορεί να έχουµε οµάδες δύο, τεσσάρων και οκτώ τετραγώνων. Για την εύρεση των οµάδων απλοποίησης θα πρέπει να ξεκινάµε από τον εντοπισµό της οµάδας µε το µεγαλύτερο δυνατό αριθµό τετραγώνων.

YZ

X 00 01 11 10

0 1

(m0) (m1) (m3) (m2) (m 4) (m5) (m7) (m6)


39

Στο παράδειγµά µας υπάρχουν δύο οµάδες απλοποίησης, αποτελούµενες η κάθε µία από δύο γειτονικά τετράγωνα. Η πρώτη αποτελείται από τα τετράγωνα των ελάχιστων όρων m0 και m1, ενώ η δεύτερη από τα τετράγωνα των ελάχιστων όρων m7 και m6. Η απλοποίηση στη συνέχεια γίνεται ως εξής. Αφού προσδιορίσουµε τις οµάδες των γειτονικών τετραγώνων µε τα 1, τις σηµειώνουµε µε τον τρόπο που φαίνεται στο σχήµα 2.2-5. Από κάθε οµάδα απλοποίησης, αν είναι οµάδα δύο τετραγώνων, απλοποιείται µία µεταβλητή. Η µεταβλητή που απλοποιείται είναι αυτή που αλλάζει η τιµή της στην οµάδα απλοποίησης. Σχήµα 2.2-4. Χάρτης Καρνώ τριών µεταβλητών του παραδείγµατος 1.

Στο παράδειγµά µας, από την πρώτη οµάδα απλοποίησης, που την αποτελούν τα τετράγωνα των ελάχιστων όρων m0 (Χ′Υ′Ζ′) και m1 (Χ′Υ′Ζ), η µεταβλητή της οποίας αλλάζει η τιµή, είναι η Ζ. Έτσι, το αποτέλεσµα της απλοποίησης αυτής της οµάδας θα είναι Χ′Υ′. Από τη δεύτερη οµάδα απλοποίησης, που την αποτελούν τα τετράγωνα των ελάχιστων όρων m7 και m6, η µεταβλητή που απλοποιείται, είναι πάλι η Ζ και το αποτέλεσµα τώρα θα είναι ΧΥ. Το τελικό αποτέλεσµα της απλοποίησης προκύπτει από το λογικό OR των Χ′Υ′ και ΧΥ. Έτσι, η απλοποιηµένη τελικά µορφή της συνάρτησης του παραδείγµατός µας, θα είναι : F=Χ′Υ′+ΧΥ.

Σχήµα 2.2-5. Χάρτης Καρνώ τριών µεταβλητών του παραδείγµατος 1

Με τον ίδιο τρόπο που κάνουµε την απλοποίηση στα τετράγωνα ενός χάρτη Καρνώ που περιέχουν 1, µπορούµε να απλοποιήσουµε και τα αντίστοιχα που περιέχουν τα 0. Από την απλοποίηση τότε προκύπτει η απλοποιηµένη συµπληρωµατική µορφή της συνάρτησης, η F′ για το παράδειγµά µας. Στο σχήµα 2.2-5 φαίνονται καθαρά και οι οµάδες απλοποίησης των 0. Η οµάδα απλοποίησης των ελάχιστων όρων m3 και m2 δίνει σαν αποτέλεσµα το Χ′Υ, ενώ η αντίστοιχη των ελάχιστων όρων m4 και m5, δίνει το ΧΥ′. Έτσι, το τελικό αποτέλεσµα της απλοποίησης, θα είναι : F′= Χ′Υ + ΧΥ′. Παράδειγµα 2. Να βρεθεί η απλοποιηµένη έκφραση της συνάρτησης F, που απεικονίζει ο ο πίνακας αλήθειας του σχήµατος 2.2-6, καθώς και της συµπληρωµατικής της (F′). Από το πίνακα αλήθειας του σχήµατος 2.2-6 καταλήγουµε εύκολα στον απαραίτητο χάρτη Καρνώ, που φαίνεται και αυτός στο ίδιο σχήµα. Παρατηρώντας το χάρτη διακρίνουµε τρεις οµάδες απλοποίησης για τα 1 και µία για τα 0, οι οποίες θα µας δώσουν την απλοποιηµένη F και τη συµπληρωµατική της F′, αντίστοιχα. Η επιλογή έγινε και αυτό επιβάλλεται, µε τέτοιο τρόπο, ώστε να περιληφθούν σε οµάδες απλοποίησης όλα τα τετράγωνα µε 1 ή 0 αντίστοιχα, όπου και όσο βέβαια είναι δυνατόν, γιατί έτσι εξασφαλίζεται η απόλυτα απλοποιηµένη έκφραση. Τέτοια έκφραση, να το ξαναθυµίσουµε, θεωρούµε την απλοποιηµένη µορφή που έχει τον ελάχιστο δυνατό αριθµό παραγόντων. Παρατηρήστε στο χάρτη του σχήµατος 2.2-6, ότι το τετράγωνο του χάρτη στο οποίο αντιστοιχεί ο ελάχιστος όρος Χ′ΥΖ, το παίρνουµε σε δύο οµάδες απλοποίησης. Οι δύο οµάδες απλοποίησης όµως και εδώ είναι το κρίσιµο της επιλογής, θα πρέπει να µας δίνουν διαφορετικό αποτέλεσµα κάθε φορά. Για να συµβαίνει αυτό, το τετράγωνο που το χρησιµοποιούµε περισσότερες από

X′Y

X′Y′ XY′

XY

YZ

X 1 1 0 0 0 0 1 1

00 01 11 10

0

1

YZ

X 1 1 0 0 0 0 1 1

00 01 11 10

0

1


40

µία φορές, θα πρέπει κάθε φορά να περιλαµβάνεται σε οµάδα απλοποίησης η οποία θα περιέχει τουλάχιστον ένα τετράγωνο που δεν έχει ξανά χρησιµοποιηθεί. Έτσι, στο παράδειγµά µας, το τετράγωνο του ελάχιστου όρου Χ′ΥΖ χρησιµοποιήθηκε δύο φορές για να σχηµατιστούν δύο διαφορετικές οµάδες απλοποίησης και να περιληφθούν σε αυτές, τη µια φορά ο ελάχιστος όρος Χ′Υ′Ζ και την άλλη ο ΧΥΖ. Τη τρίτη οµάδα απλοποίησης τετραγώνων µε 1 αποτελούν τα δύο ακραία τετράγωνα των ελάχιστων όρων ΧΥ′Ζ΄ και ΧΥΖ′. Η απλοποίηση τέλος που θα προκύψει, είναι Χ′Ζ από την οµάδα τετραγώνων των ελάχιστων όρων m1 και m3, ΥΖ από την οµάδα των m3 και m7 και ΧΖ′ από την οµάδα των m4 και m6. Έτσι η απλοποιηµένη F θα είναι : F=Χ′Ζ+ΥΖ+ΧΖ′.

Σχήµα 2.2-6. Απλοποίηση για τη συνάρτηση του παραδείγµατος 2 .

Όσον αφορά τώρα την απλοποίηση της F′, της συµπληρωµατικής δηλαδή συνάρτησης της F, αυτή προκύπτει, όπως φαίνεται στο χάρτη, από την οµάδα απλοποίησης των 0 στα δύο ακραία τετράγωνα της πρώτης γραµµής του χάρτη. Το τετράγωνο µε το 0, που αντιστοιχεί στον ελάχιστο όρο ΧΥ′Ζ, δεν είναι δυνατόν να σχηµατίσει οµάδα απλοποίησης µε κανένα άλλο και ο ελάχιστος όρος ΧΥ′Ζ θα παραµείνει ως έχει. Η απλοποιηµένη τελικά F′ θα είναι, F′=Χ′Ζ′+ΧΥ′Ζ, µε το Χ′Ζ′ να προέρχεται από την απλοποίηση των τετραγώνων µε ελάχιστους όρους τους m0 και m2 και το ΧΥ′Ζ να αποτελεί τον ελάχιστο όρο m5, που δεν ήταν δυνατόν να συµπεριληφθεί σε οµάδα απλοποίησης. Παράδειγµα 3. Απλοποίηση τεσσάρων τετραγώνων. Για τη συνάρτηση : F=(x,y,z)=Σ(1,3,5,7) να υπολογιστεί η απλοποιηµένη µορφή της καθώς και η αντίστοιχη της συµπληρωµατικής της. Από το χάρτη Καρνώ, όπως φαίνεται στο σχήµα 2.2-7, εξασφαλίζεται οµάδα απλοποίησης, στην οποία περιλαµβάνονται τέσσερα γειτονικά τετράγωνα. Στη περίπτωση απλοποίησης οµάδας τεσσάρων τετραγώνων, οι µεταβλητές που απλοποιούνται είναι δύο και κατ′ επέκταση θα είναι τρεις από οµάδα οκτώ τετραγώνων, τέσσερις από την οµάδα δεκαέξι τετραγώνων κ.ο.κ. Η απλοποίηση από οµάδα τεσσάρων τετραγώνων γίνεται, όπως και η αντίστοιχη για την απλοποίηση µιας οµάδας δύο τετραγώνων. Οι µεταβλητές των ελάχιστων όρων που περιλαµβάνονται στην οµάδα απλοποίησης και αλλάζουν τιµή, απλοποιούνται. Σχήµα 2.2-7. Χάρτης Καρνώ για τη συνάρτηση του παραδείγµατος 3

A B C F 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1

α. Πίνακας αλήθειας του παραδείγµατος 2

YZ X 00 01 11 10

0

1

0 1 1 0 1 0 1 1

X′Z YZ XZ′ X′Z′

β. Χάρτης Καρνώ του παραδείγµατος 2

Ζ

YZ X 00 01 11 10

0

1

0 1 1 0 0 1 1 0

Z′


41

Από τους ελάχιστους όρους των τετραγώνων τα οποία σχηµατίζουν την οµάδα απλοποίησης των 1 που έχουµε σηµειώσει στο χάρτη, οι µεταβλητές Χ και Υ αλλάζουν κατάσταση και το αποτέλεσµα της απλοποίησης θα είναι Ζ. Επειδή άλλοι όροι δεν υπάχουν, η απλοποιηµένη µορφή της F θα είναι : F=Ζ. Πρακτικά αυτό σηµαίνει, ότι η F υλοποιεί µια γραµµή µεταφοράς ενός λογικού 1. Για την απλοποίηση της F′ ισχύουν ακριβώς τα ίδια. Από τη µοναδική και εδώ οµάδα απλοποίησης των τεσσάρων τετραγώνων µε 0 (Χ′Υ′Ζ′, Χ′ΥΖ′, ΧΥ′Ζ′, ΧΥΖ′), προκύπτει, ότι οι µεταβλητές Χ και Υ αλλάζουν κατάσταση, άρα απλοποιούνται και η απλοποιηµένη τελικά µορφή της F′ θα είναι : F′=Ζ′, ένα αποτέλεσµα αναµενόµενο, αφού ήδη γνωρίζουµε ότι : F=Ζ. Και η υλοποίηση της F′ αντιστοιχεί σε µια γραµµή µεταφοράς, ενός λογικού 0 τώρα.

ii. Χάρτης Καρνώ τεσσάρων µεταβλητών. Ένας χάρτης Καρνώ τεσσάρων µεταβλητών θα αποτελείται από 24, δηλαδή 16 τετράγωνα και θα έχει τη µορφή που φαίνεται στο σχήµα 2.2-8.

Σχήµα 2.2-8. Χάρτης Καρνώ τεσσάρων µεταβλητών.

Και εδώ τα ακραία τετράγωνα των γραµµών αλλά και των στηλών θεωρούνται γειτονικά. Έτσι γειτονικά τετράγωνα είναι, εκτός από αυτά που εµφανώς φαίνονται, τα διπλανά δηλαδή κάθετα ή οριζόντια και τα : m0 µε m8, m1 µε m9, m2 µε m10, m3 µε m11, m0 µε m2, m4 µε m6, m8 µε m10 και m12 µε m14. Η απλοποίηση γίνεται µε τους ίδιους όρους που έχουµε αναφέρει στα προηγούµενα παραδείγµατα. Θα δούµε στη συνέχεια ένα παράδειγµα απλοποίησης για συνάρτηση τεσσάρων µεταβλητών. Παράδειγµα 4. Να απλοποιηθεί η συνάρτηση F, που απεικονίζει ο χάρτης Καρνώ του σχήµατος 2.2-9.

Σχήµα 2.2-9. Χάρτης Καρνώ για το παράδειγµα 4.

XY

ZW 00 01 11 10

00 01

11

10

m0 m1 m3 m2

m4 m5 m7 m6

m12 m13 m15 m14

m8 m9 m11 m10

1 1 0 1

1 1 0 0

0 0 0 1

1 1 1 1

XY ZW

00 01 11 10

00

01

11 10

X′Z′ XY′

XZW′

Y′W′


42

Υπάρχουν τρεις οµάδες απλοποίησης τεσσάρων τετραγώνων και µία δύο τετραγώνων. Η οµάδα απλοποίησης που συναντάµε για πρώτη φορά είναι αυτή που περιλαµβάνει τα τέσσερα γωνιακά τετράγωνα (m0, m2, m8, m10). Η απλοποιηµένη τελικά µορφή της εξίσωσης, όπως εύκολα προκύπτει θα είναι : F = X′Ζ′ +Y′W′+ XY′+ XZW′ Παράδειγµα 5. Απλοποίηση οκτώ τετραγώνων. Να απλοποιηθεί η συνάρτηση : F(x,y,z,w)=Σ(0,1,2,3,4,6,8,10,12,13,14,15). Εδώ θα συναντήσουµε για πρώτη φορά οµάδα απλοποίησης οκτώ τετραγώνων. Και στην οµάδα απλοποίησης οκτώ τετραγώνων οι µεταβλητές που αλλάζουν κατάσταση απλοποιούνται. Είναι γνωστό ότι από την οµαδοποίηση αυτή θα απλοποιηθούν τρεις µεταβλητές. Στο χάρτη Καρνώ (σχήµα 2.2-10) φαίνονται τα αποτελέσµατα κάθε οµάδας απλοποίησης, από τα οποία προκύπτει τελικά η απλοποιηµένη µορφή της συνάρτησης, η οποία είναι : F=XΥ+Χ′Y′+W΄ Σχήµα 2.2-10. Χάρτης Καρνώ για το Παράδειγµα 5.

Χάρτης Καρνώ µε παρουσία και αδιάφορων όρων Όπως ήδη αναφέραµε, κάθε τετράγωνο ενός χάρτη Καρνώ θα πρέπει να περιέχει ένα 1 ή ένα 0, εκτός µιας περίπτωσης. Σ′ αυτή την περίπτωση, για τη συνάρτηση που απεικονίζεται στο χάρτη, υπάρχουν και κάποιοι αδιάφοροι όροι. Οι αδιάφοροι όροι αφορούν καταστάσεις των εισόδων του κυκλώµατος, το οποίο υλοποιεί τη συνάρτηση, οι οποίες δεν ενδιαφέρουν σαν είσοδοι στο κύκλωµα. Στα τετράγωνα λοιπόν του χάρτη που αντιστοιχούν αυτές οι καταστάσεις (ελάχιστοι όροι), βάζουµε ένα x (σχήµα 2.2-11) και έχουµε τη δυνατότητα να τα περιλαµβάνουµε σε οµάδες απλοποίησης, είτε µε τα 1 είτε µε τα 0, ανάλογα µε την απλοποίηση που κάνουµε. Μ’ αυτό τον τρόπο πετυχαίνουµε καλύτερες οµαδοποιήσεις απλοποίησης, πράγµα που είναι το ζητούµενο για κάθε απλοποίηση σε χάρτη Καρνώ. Στο παράδειγµα που ακολουθεί θα δούµε µια τέτοια απλοποίηση. Παράδειγµα 6. Να ευρεθούν οι απλοποιηµένες F και F’, που απεικονίζονται στο χάρτη Καρνώ του σχήµατος 2.2-11.

Σχήµα 2.2-11. Χάρτης Καρνώ για το παράδειγµα 6

Υπάρχουν για την απλοποίηση της F (απλοποίηση τετραγώνων του χάρτη που περιέχουν 1) δύο οµάδες απλοποίησης, µία αποτελούµενη από οκτώ και µια άλλη αποτελούµενη από τέσσερα τετράγωνα µε συµµετοχή σ΄ αυτές και αδιάφορων όρων. Μετά την απλοποίηση η

1 1 1 1

0 1 0 0

x x x x

1 1 x x

XY ZW

00 01 11 10

00

01

11 10

Z′W

Y′

ΥΖ

ΥW′

XYW΄

X′Y′ 1 1 1 1

1 0 0 1

1 1 1 1

1 0 0 1

XY ZW

00 01 11 10

00

01

11 10


43

απλοποιηµένη µορφή της F θα είναι : F=Y′+Z′W. Για την F′ υπάρχουν επίσης σηµειωµένες στο χάρτη οι δύο δυνατές οµάδες απλοποίησης (απλοποίηση των 0), από τις οποίες θα προκύψει τελικά η απλοποιηµένη συµπληρωµατική συνάρτηση. Παρατηρήστε ότι και σ΄αυτή τη περίπτωση οι αδιάφοροι όροι βοήθησαν σηµαντικά στη δηµιουργία των οµάδων απλοποίησης. Η απλοποιηµένη τελικά έκφραση της F′ θα είναι : F′=YZ+YW′.

Απλοποίηση µε χάρτη Καρνώ σε µορφή γινοµένου αθροισµάτων Ζητούµενο εδώ είναι η εύρεση της απλοποιηµένης σε µορφή γινοµένου αθροισµάτων έκφρασης µιας λογικής συνάρτησης, µε τη προϋπόθεση πως υπάρχει διαθέσιµη σε µορφή αθροίσµατος γινοµένων. Η διαδικασία που ακολουθούµε είναι η εξής. Με τη βοήθεια του χάρτη Καρνώ παίρνουµε την απλοποιηµένη µορφή της συµπληρωµατικής συνάρτησης σε άθροισµα γινοµένων (απλοποίηση των τετραγώνων που περιέχουν 0) και στη συνέχεια, εφαρµόζοντας το θεώρηµα του De Morgan, µετατρέπουµε το άθροισµα γινοµένων της συµπληρωµατικής συνάρτησης σε γινόµενο αθροισµάτων της κανονικής. Ας δούµε ένα παράδειγµα για τη καλύτερη κατανόηση της διαδικασίας. Παράδειγµα 7. Να βρεθεί η απλοποιηµένη έκφραση σε µορφή γινοµένου αθροισµάτων της συνάρτησης : F=X′Y′Z′+X′Y′ Z+XYZ+XYZ′

Σχήµα 2.2-12. Χάρτης Καρνώ για το παράδειγµα 7

Το πρώτο βήµα για τη λύση του προβλήµατος είναι ο σχεδιασµός του χάρτη στον οποίο θα απεικονίσουνε τη συνάρτηση F. Αυτό γίνεται εύκολα και ο χάρτης φαίνεται στο σχήµα 2.2-12. Η απλοποιηµένη F′ θα προκύψει από την απλοποίηση στα τετράγωνα του χάρτη που περιέχουν µηδενικά και θα είναι : F′=Χ′Υ+Χ′Υ. Στη συνέχεια, µε τη βοήθεια του θεωρήµατος του De Morgan, θα καταλήξουµε στην απλοποιηµένη έκφραση της συνάρτησης σε γινόµενο αθροισµάτων, µε τον εξής τρόπο : F′=Χ′Υ+Χ′Υ (F′ )′=(Χ′Υ+Χ′Υ)′ F=(Χ′Υ)′ (Χ′Υ)′ (από το β΄ θεώρηµα του De Morgan) F=(Χ+Υ′) (Χ+Υ′) (από το α΄ θεώρηµα του De Morgan) Η τελευταία µορφή της συνάρτησης F είναι η απλοποιηµένη της έκφραση σε γινόµενο αθροισµάτων.

Υλοποιήσεις λογικών συναρτήσεων σε δύο επίπεδα Οι υλοποιήσεις των λογικών συναρτήσεων σε µορφή αθροίσµατος γινοµένων ή γινοµένου αθροισµάτων ονοµάζονται υλοποιήσεις δύο επιπέδων. Στην υλοποίηση του αθροίσµατος γινοµένων έχουµε πύλες AND στο πρώτο επίπεδο (είσοδοι του κυκλώµατος) και πύλες OR στο δεύτερο επίπεδο (έξοδος του κυκλώµατος). Αντίστοιχα για τις µορφές γινοµένου αθροισµάτων στο πρώτο επίπεδο έχουµε πύλες OR και πύλες AND στο δεύτερο επίπεδο. Έτσι µπορεί να µιλάµε και για AND - OR ή OR - AND αντίστοιχα υλοποιήσεις. Οι πύλες ΝΟΤ στις εισόδους των κυκλωµάτων, που καθορίζουν τις συµπληρωµατικές τιµές των εισόδων τους, δε θεωρούνται ξεχωριστό επίπεδο υλοποίησης. Η υλοποίηση µιας λογικής συνάρτησης οδηγεί σε ένα λογικό κύκλωµα. Το κύκλωµα προκύπτει εύκολα από τη λογική συνάρτηση µε αντικατάσταση των δυαδικών τελεστών µε τις αντίστοιχες λογικές πύλες και την αντικατάσταση των δυαδικών µεταβλητών µε δυαδικά (ψηφιακά) σήµατα.

YZ X

1 1 0 0 0 0 1 1

00 01 11 10

0

1

XY′

X′


44

Σχήµα 2.2-13. Υλοποίηση AND - OR δύο επιπέδων.

Στο σχήµα 2.2-13 φαίνεται µια υλοποίηση AND – OR για τη συνάρτηση Υ=Α′Β+ΑΒ′. Από την αλγεβρική έκφραση της συνάρτησης παρατηρούµε ότι για την υλοποίησή της απαιτούνται δύο πύλες AND δύο εισόδων, οι οποίες δηµιουργούν τα λογικά γινόµενα Α′Β και ΑΒ′, µια πύλη OR επίσης δύο εισόδων, οι οποίες είσοδοι θα οδηγούνται από τις εξόδους των πυλών AND και δύο πύλες ΝΟΤ για τις συµπληρωµατικές τιµές των µεταβλητών Α και Β. Η έξοδος της πύλης OR αποτελεί και την έξοδο του κυκλώµατος. Μια αντίστοιχη OR-AND υλοποίηση για τη συνάρτηση : F= (Χ′+Y)(X+Y′) φαίνεται στο σχήµα 2.2-14.

Σχήµα 2.2-14 Υλοποίηση OR - AND -δύο επιπέδων.

Αν παρατηρήσετε τα σχήµατα 2.2-13α, 2.2-13β και 2.2-14 θα διαπιστώσετε ότι οι συµπληρωµατικές είσοδοι αυτών των κυκλωµάτων συµβολίζονται µε διαφορετικούς τρόπους. Και οι τρεις τρόποι είναι παραδεκτοί, όµως για τη σχεδίαση των εργαστηριακών κυκλωµάτων θα χρησιµοποιείται ο τρόπος του κυκλώµατος του σχήµατος 2.2-13α, αφού οι συµπληρωµατικές είσοδοι θα πρέπει να δηµιουργούνται στο εργαστήριο. Εκτός των δύο προαναφερθέντων υλοποιήσεων, υπάρχουν ακόµη δύο το ίδιο σηµαντικές υλοποιήσεις δύο επιπέδων. Η υλοποίηση NAND-NAND, στην οποία καταλήγουµε µετά από την απλοποίηση µιας AND – OR µορφής και τη χρήση του θεωρήµατος του De Morgan και η υλοποίηση NOR-NOR, στην οποία καταλήγουµε από την απλοποιηµένη µορφή της συµπληρωµατικής µιας OR-AND έκφρασης. Στη πρώτη περίπτωση χρησιµοποιούµε αποκλειστικά πύλες NAND, ενώ στη δεύτερη αποκλειστικά πύλες NOR.

Σχήµα 2.2-15. Απλοποίηση µε χάρτη Καρνώ και υλοποίηση AND–OR.

Στο σχήµα 2.2-15 φαίνεται η απεικόνιση της συνάρτησης F και ο χάρτης Καρνώ για την απλοποίησή της. Μετά την απλοποίηση προκύπτει F=ΧΥ+Χ′Υ′+Ζ και η AND–OR υλοποίησή της φαίνεται στο σχήµα 2.2-16α. Στη συνέχεια από το θεώρηµα της διπλής άρνησης και το θεώρηµα του De Morgan θα έχουµε : (F′)′ = [(ΧΥ+Χ′Υ′+Ζ)′]′ και : F = [(ΧΥ)′(Χ′Υ′)′ Ζ′)]′

Y=A′B +AB′

A

Β

Β

Α

β.α.

Α′Β

Y=A′B +AB′

A

Β

Β

Α

ΑΒ′

A′

Β′

F

Χ′ Y

X Y′

YZ X

1 1 1 0 0 1 1 1

00 01 11 10

0

1

X′Y′ Z XY β. Χάρτης Καρνώ της συνάρτησης F

Χ Υ Ζ F 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1

α. Πίνακας αλήθειας της


45

Η τελευταία µορφή της F αποτελεί έκφραση NAND–NAND και η υλοποίησή της φαίνεται στο σχήµα 2.2-16β. Το κύκλωµα είναι σχεδιασµένο υλοποιώντας ακριβώς την αλγεβρική έκφραση που προέκυψε από την απλοποιηµένη µορφή της συνάρτησης. Το κύκλωµα του σχήµατος 2.2-16γ δείχνει ένα διαφορετικό τρόπο σχεδίασης του κυκλώµατος 2.2-16β. Παρατηρήστε ότι η σχεδίαση αυτή µπορεί να προκύψει άµεσα και από την υλοποίηση AND–OR, αν αντικαταστήσουµε τις πύλες του πρώτου επιπέδου υλοποίησης µε τις συµπληρωµατικές τους και οδηγήσουµε τις εξόδους τους στο δεύτερο επίπεδο υλοποίησης µε τις συµπληρωµατικές τους τιµές. Αυτό αποτελεί έναν άµεσο τρόπο σχεδίασης µιας NAND–NAND υλοποίησης κατευθείαν από την απλοποιηµένη AND–OR ισοδύναµή της σχεδίαση.

Σχήµα 2.2-16. Υλοποιήσεις ΝAND– ΝAND

Στην υλοποίηση NOR-NOR καταλήγουµε από την απλοποιηµένη έκφραση µιας συνάρτησης εκφρασµένης σε µορφή γινόµενου αθροισµάτων (OR-AND υλοποίηση) µε τη βοήθεια των θεωρηµάτων της διπλής άρνησης και του De Morgan. Για να καταλήξουµε σε απλοποιηµένη OR-AND έκφραση, υπολογίζουµε πρώτα, µε τη βοήθεια του χάρτη Καρνώ (απλοποίηση στο χάρτη µε τα 0), τη συµπληρωµατική AND–OR µορφή της συνάρτησης. Έτσι για τη συνάρτηση F που απεικονίζεται στο χάρτη Καρνώ του σχήµατος 2.2-17α µετά την απλοποίηση θα έχουµε : F′=ΧΖ+ΥΖ ή F = (ΧΖ+ΥΖ)′ ή F=(ΧΖ)′ (ΥΖ)′ ή F=(Χ′+Ζ′)(Υ′+Ζ′) Σχήµα 2.2-17. Απλοποίηση µε χάρτη Καρνώ και υλοποίηση OR - AND.

Η τελευταία αποτελεί την απλοποιηµένη OR-AND έκφραση της συνάρτησης F (στο σχήµα 2.2-17β φαίνεται και η υλοποίησή της). Εφαρµόζοντας στη συνέχεια το θεώρηµα της διπλής άρνησης και το θεώρηµα του De Morgan θα καταλήξουµε στη NOR-NOR σχεδίαση. F = (Χ′+Ζ′)(Υ′+Ζ′) ή [(F)′]′ = [(Χ′+Ζ′)(Υ′+Ζ′)]′ ή F = (Χ′+Ζ′)′+(Υ′+Ζ′)′ ′ . Η τελευταία έκφραση της F δείχνει τη NOR-NOR υλοποίηση της συνάρτησης (σχήµα 2.2-18α).

Σχήµα 2.2-18. Υλοποιήσεις ΝOR - ΝOR

β.

F

Χ′Ζ′

Υ′Ζ′

YZ X

1 1 0 1 1 0 0 1

00 01 11 10

0

1

XZ YZ α.

F

X′ Y′

X ΥZ

α. α.

F

X′Y′

XΥ

Z β.

X′Y′

XΥ

Z

F

α.

Χ′Ζ′

Υ′Ζ′

F

β.

F

Χ′Ζ′

Υ′Ζ′


46

Στο σχήµα 2.2-18β φαίνεται ένα ισοδύναµο κύκλωµα, το οποίο θα µπορούσε να προκύψει άµεσα από την OR-AND σχεδίαση, αν αντικαταστήσουµε τις πύλες του πρώτου επιπέδου υλοποίησης µε τις συµπληρωµατικές τους και οδηγήσουµε τις εξόδους τους στο δεύτερο επίπεδο υλοποίησης µε τις συµπληρωµατικές τους τιµές. Εκτός των συναρτήσεων που υλοποιούνται σε δύο επίπεδα έχουµε και συναρτήσεις πολλών επιπέδων. Οι συναρτήσεις πολλών επιπέδων µας δίνουν τη δυνατότητα υλοποίησης περισσότερο απλοποιηµένων κυκλωµάτων από αυτά που µέχρι τώρα γνωρίσαµε. Με τον τρόπο αυτό εξασφαλίζουµε µείωση του κόστους υλοποίησης, αφού µειώνεται ο αριθµός των πυλών και ο αριθµός των εισόδων των πυλών που χρησιµοποιούµε. Μας δηµιουργούν όµως και προβλήµατα, αφού τα κυκλώµατα πολλών επιπέδων αυξάνουν τη καθυστέρηση διάδοσης. Για τον υπολογισµό και τη σχεδίαση λογικών κυκλωµάτων πολλών επιπέδων χρησιµοποιούµε συνήθως δύο τρόπους. Ο πρώτος αφορά την εύρεση κοινών µεταβλητών (µε χρήση στην ουσία του επιµεριστικού αξιώµατος της Άλγεβρας Bοοle) και ο δεύτερος την εύρεση κοινών πυλών για κυκλώµατα µε περισσότερες της µιας εξόδων. Προσπαθούµε σ΄ αυτή τη περίπτωση, κάνοντας κάποιες αλγεβρικές πράξεις στις εξισώσεις των εξόδων του κυκλώµατος, να δηµιουργήσουµε µεταξύ τους κάποια ή κάποιες κοινές πύλες. Θα έχουµε τη δυνατότητα τότε, τη κοινή ή τις κοινές πύλες, να τις χρησιµοποιήσουµε περισσότερες από µία φορές στην υλοποίηση των συναρτήσεων των εξόδων του κυκλώµατος.

Σύνθεση συνδυαστικής λογικής Ορίσαµε ήδη τα συνδυαστικά κυκλώµατα σαν τα ψηφιακά κυκλώµατα των οποίων οι τιµές στις εξόδους τους καθορίζονται κάθε φορά αποκλειστικά από τις τιµές των εισόδων τους τη συγκεκριµένη στιγµή. ∆οµικό στοιχείο των συνδυαστικών κυκλωµάτων αποτελούν οι λογικές πύλες. Έτσι, ένα συνδυαστικό κύκλωµα αποτελείται από εισόδους, λογικές πύλες και εξόδους. Οι λογικές πύλες δέχονται ψηφιακά σήµατα (πληροφορίες) από στις εισόδους τους και παράγουν ανάλογα σήµατα στις εξόδους τους. Για n µεταβλητές εισόδου υπάρχουν 2n δυνατοί συνδυασµοί δυαδικών τιµών στην είσοδο ενός συνδυαστικού κυκλώµατος. Για κάθε δυνατό συνδυασµό των τιµών των εισόδων του κυκλώµατος υπάρχει ένας και µόνον ένας συνδυασµός των τιµών των εξόδων του. Ένα συνδυαστικό κύκλωµα τέλος, µπορεί να περιγραφεί µε m λογικές συναρτήσεις, µία για κάθε του έξοδο, όπου κάθε έξοδος εκφράζεται ως συνάρτηση των n µεταβλητών των εισόδων του. Η σύνθεση της συνδυαστικής λογικής αποσκοπεί στο σχεδιασµό ενός συνδυαστικού κυκλώµατος. Ένας τέτοιος σχεδιασµός αρχίζει από τη σωστή διατύπωση του προς επίλυση προβλήµατος και τελειώνει µε το λογικό κύκλωµα. Η µέθοδος την οποία ακολουθούµε περνάει από τα εξής στάδια. • Σαφής διατύπωση του προβλήµατος • Καθορισµός και συµβολισµός των (µεταβλητών) εισόδων και εξόδων του κυκλώµατος • ∆ηµιουργία του πίνακα αλήθειας, που καθορίζει την απαιτούµενη σχέση µεταξύ εισόδων

και εξόδων • Εύρεση της συνάρτησης Boole για κάθε έξοδο του κυκλώµατος και απλοποίησής της µε

χάρτη Καρνώ. • Σχεδιασµός του απλοποιηµένου λογικού κυκλώµατος της συνάρτησης. Θα δούµε ένα παράδειγµα σύνθεσης της συνδυαστικής λογικής σχεδιάζοντας το λογικό κύκλωµα που εξοµοιώνει τη λειτουργία του µηχανικού διακόπτη του σχήµατος 2.2-19.

Σχήµα 2.2-19. Μηχανικός διακόπτης .

Ο διακόπτης είναι διακόπτης δύο επαφών και έχει τη δυνατότητα µε την επιλογή S, να επιτρέπει στα δεδοµένα µιας από τις γραµµές A1 ή Α2, να περάσουν στην γραµµή E. (κύκλωµα πολυπλέκτη 2Χ1) Ακολουθώντας τη διαδικασία σχεδιασµού που περιγράψαµε προηγούµενα θα έχουµε :

Α2

Α1

Ε Έξοδος Είσοδοι

S Επιλογή εισόδου


47

1. ∆ιατύπωση του προβλήµατος. Ζητάµε το λογικό κύκλωµα του οποίου η µία εκ των δύο εισόδων του θα επιλέγεται κάθε φορά από µια γραµµή επιλογής και θα οδηγείται στην έξοδό του. (Λειτουργία δηλαδή η οποία αντιστοιχεί στο µηχανικό διακόπτη). 2. Καθορισµός και συµβολισµός των µεταβλητών (εισόδων) και της εξόδου. Εισόδους του κυκλώµατος θα αποτελούν οι µεταβλητές : Α1,Α2 και S. Οι καταστάσεις αυτών των εισόδων θα καθορίζουν κάθε φορά και τη τιµή της εξόδου Ε. 3. Πίνακας αλήθειας (Καθορίζεται η σχέση µεταξύ εισόδων και εξόδων). Θεωρούµε ότι, όταν η επιλογή S έχει τιµή 0, στην έξοδο Ε θα οδηγείται η είσοδος Α1, ενώ όταν η τιµή του S γίνει 1, στην έξοδο Ε θα περνάει η είσοδος Α2. Με βάση αυτή τη παραδοχή καταλήγουµε στον πίνακα αλήθειας του σχήµατος 2.2-20. 4 . Συνάρτηση Boole της εξόδου Ε. Θα υπολογίσουµε πρώτα από το πίνακα αλήθειας την αλγεβρική έκφραση της συνάρτησης Ε (έξοδος του κυκλώµατος). Αυτή είναι : E = S′A1A2′+S′A1A2 +SA1′A2+SA1A2 Θα ψάξουµε στη συνέχεια την απλοποίησή της µε τη βοήθεια του χάρτη Καρνώ (σχήµα 2.2-20). Από το χάρτη προκύπτει ότι υπάρχει απλοποίηση και έχουµε : E = S′A1+SA2 5. Σχεδιασµός λογικού κυκλώµατος. Μετά την απλοποίηση η συνάρτηση Ε υλοποιείται εύκολα σε δύο επίπεδα, όπως φαίνεται στο σχήµα 2.2-20.

Σχήµα 2.2-20. Εξοµοίωση του διακόπτη των δύο επαφών

E

Α1

S

Α2

Είσοδοι Έξοδος S Α1 Α2 E 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1

A1 S

0 0 1 1 0 1 1 0

00 01 11 100

1


48

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Θα σχεδιάσουµε και θα υλοποιήσουµε κυκλώµατα δύο επιπέδων όλων των µορφών που γνωρίσαµε, καθώς και κυκλώµατα µε περισσότερα επίπεδα υλοποίησης. Θα χρησιµοποιήσουµε τέλος τους κανόνες σύνθεσης της συνδυαστικής λογικής για να σχεδιάσουµε και να υλοποιήσουµε κυκλώµατα, που θα προκύψουν µε αυτή τη διαδικασία. Άσκηση 1

Σχεδιάστε ηλεκτρονικά τα κύκλωµα που αντιστοιχούν στις συναρτήσεις : Z=A′B+AC και Χ=(A+C)(B+C′). Υλοποιήστε τα κυκλώµατα και επαληθεύστε την λειτουργία τους µε την βοήθεια των πινάκων αλήθειας τους. Χρησιµοποιήστε τα ολοκληρωµένα κυκλώµατα 7404, 7432 και 7408. Άσκηση 2

Ο χάρτης Karnaugh του σχήµατος 2.2-21 απεικονίζει την συνάρτηση F. Βρείτε τις απλοποιηµένες εκφράσεις NAND-NAND και NOR- NOR της συνάρτησης και σχεδιάστε τα αντίστοιχα κυκλώµατα µε κοινούς διακόπτες εισόδου και διαφορετικές εξόδους. Επαληθεύστε τη λειτουργία του κυκλώµατος (Χρησιµοποιήστε αντίστοιχα τα Ο.Κ. 7400 και 7402). Για την υλοποίηση του κυκλώµατος θεωρούµε δεδοµένες και τις συµπληρωµατικές εισόδους του.

Σχήµα 2.2-21. Χάρτης Karnaugh για την άσκηση

Άσκηση 3

Για την υλοποίηση του κυκλώµατος της λογικής εξίσωσης : F=XY+YZ και της συµπληρωµατικής της µε κοινούς διακόπτες εισόδου, έχουµε στη διάθεσή µας µόνο το Ο.Κ. 7400. Να υλοποιηθεί το κύκλωµα και να επαληθευθεί η λειτουργία του. (Η υλοποίηση του κυκλώµατος δε γίνεται σε δύο επίπεδα)

Α Β C Χ′ Χ

α. Υλοποίηση AND - ΟR Α Β C Ζ

β. Υλοποίηση ΟR- AND

Β C Α

0 1 1 0 0 0 1 1

00 01 11 10

0

1


49

Άσκηση 4

Σε ένα τετράθυρο αυτοκίνητο το φως της καµπίνας του ανάβει όταν ανοίξει έστω και µια από τις πόρτες του. Με βάση τον τρόπο σύνθεσης της συνδυαστικής λογικής που δείξαµε, σχεδιάστε και υλοποιήστε το κύκλωµα που εξοµοιώνει αυτή τη λειτουργία. Χρησιµοποιήστε µόνο το Ο.Κ. 7432.

α. NAND έκφραση :……………………………………………..

β. NOR έκφραση : ……………………………………………….

γ. Ηλεκτρονικό κύκλωµα

AB

CD00 01 11 10

00

01

11

Ηλεκτρονικό κύκλωµα

Α Β C D F

Απλοποιηµένη συνάρτηση : ……………………………

Εργαστ. άσκηση 2

Ηλεκτρονικό κύκλωµα

Εργαστ. άσκηση 3


50

Ασκήσεις-Προβλήµατα 1. Για τη συνάρτηση F(XYZW) και τη συµπληρωµατική της που απεικονίζει ο χάρτης Καρνώ του σχήµατος 2.2-22α υπολογίστε πρώτα τις απλοποιηµένες µορφές αθροίσµατος γινοµένων και γινοµένου αθροισµάτων. Στη συνέχεια σχεδιάστε τα δύο κυκλώµατα µε κοινούς διακόπτες εισόδου Σχήµα 2.2-22. Χάρτες Καρνώ

2. Να υπολογίσετε τις απλοποιηµένες µορφές της συνάρτησης F(ABCD) και της συµπληρωµατικής της που απεικονίζεται στο χάρτη Καρνώ του σχήµατος 2.2-22β και να υλοποιήσετε στη συνέχεια τα απλοποιηµένα τους κυκλώµατα σε µορφή ΝAND-ΝAND και ΝOR-ΝOR. ∆οκιµάστε στη συνέχεια για την F′ µια νέα υλοποίηση χρησιµοποιώντας µόνο τα Ο.Κ. 7404 και 7432. Σχήµα 2.2-23

3. Για τη συνάρτηση F(XYZ) που απεικονίζει ο χάρτης Καρνώ του σχήµατος 2.2-23, υπολογίστε πρώτα τις απλοποιηµένες µορφές αθροίσµατος γινοµένων και γινοµένου αθροισµάτων. Στη συνέχεια σχεδιάστε τα δύο κυκλώµατα, έχοντας στη διάθεσή σας, για το µεν πρώτο ένα Ο.Κ. 7404 και ένα 7408, για το δε δεύτερο ένα Ο.Κ. 7404 και ένα 7432. 4. Βρείτε µε τη µέθοδο των κοινών µεταβλητών και σχεδιάστε στη συνέχεια το κύκλωµα πολλών επιπέδων, που επαληθεύει τη συνάρτηση : f = ADF+AEF+BDF+BEF+CDF+CEF+G 5. Σχεδιάστε το λογικό κύκλωµα το οποίο εξοµοιώνει τη λειτουργία ενός ηλεκτρικού κυκλώµατος που ανταποκρίνεται στις ανάγκες λειτουργίας των κοινόχρηστων φώτων µιας τριώροφης κατοικίας µε ισόγειο. Χρησιµοποιείστε για τη σχεδίαση µόνο τα Ο.Κ. 7404 (θα χρειαστείτε 5 πύλες) και 7408 (θα χρειαστείτε 3 πύλες). 6. Το σχηµατικό διάγραµµα του σχήµατος 2.2-24 αντιστοιχεί σε έναν µηχανικό διακόπτη ο οποίος µε την επιλογή S έχει τη δυνατότητα να διοχετεύει στις γραµµές Ε1 και Ε2 δεδοµένα που δέχεται από τη γραµµή Α (κύκλωµα αποπλέκτη 1Χ2). Σχεδιάστε το λογικό κύκλωµα που εξοµοιώνει τη λειτουργία αυτού του διακόπτη.

Σχήµα 2.2-24. Σχηµατικό διάγραµµα του µηχανικού διακόπτης.

Μηχανικός διακόπτης Α

S

Ε1

Ε2

X 0

1

00 01 11 10 YZ

1 0 x 0

x 0 1 1

CD

1 0 0 1

0 x 0 0

x x x 0

1 0 1 1

AB 00 01 11 10

00 01 11 10

β.

ZW

0 1 1 0

1 0 0 1

x x 1 x

0 1 x x

ΧΥ 00 01 11 10

00 01 11 10

α.

· Συνδυαστικά κυκλώµατα. Κωδικοποιητές - Αποκωδικοποιητές

51

Κωδικοποίηση - Γενικά Στη παράγραφο 1-3 αναφερθήκαµε για πρώτη φορά στην έννοια της δυαδικής κωδικοποίησης. Οι υπολογιστές, όπως και όλα γενικότερα τα ψηφιακά συστήµατα, δέχονται αλλά και παράγουν µόνον δυαδικές πληροφορίες, πληροφορίες δηλαδή που εισάγονται ή παράγονται σαν µια σειρά δυαδικών ψηφίων 0 ή 1. Είµαστε εποµένως υποχρεωµένοι την οποιαδήποτε πληροφορία κάθε φορά να την απεικονίζουµε δυαδικά, να την κωδικοποιούµε. Κάθε σύνολο που ορίζεται από συγκεκριµένο αριθµό διακριτών στοιχείων µπορεί να κωδικοποιηθεί δυαδικά. Τέτοια σύνολα µπορεί να θεωρηθούν το αλφάβητο, το δεκαδικό σύστηµα αρίθµησης, οι 24 ώρες της ηµέρας και πλήθος άλλων. Για να παραστήσουµε ένα σύνολο 2n διακριτών στοιχείων µε ένα δυαδικό κώδικα, απαιτούνται τουλάχιστον n bits για την απεικόνιση κάθε στοιχείου του συγκεκριµένου συνόλου. Έτσι εξασφαλίζεται η δηµιουργία 2n δυαδικών καταστάσεων, κάθε µία από τις οποίες απεικονίζει – κωδικοποιεί αυστηρά και προκαθορισµένα ένα και µόνο ένα στοιχείο αυτού του συνόλου. Η κωδικοποίηση των δεδοµένων επιτρέπει την επικοινωνία των χρηστών µε τις ψηφιακές µηχανές. Για να επικοινωνήσει όµως και η µηχανή µε το χρήστη, θα πρέπει να συµβεί η αντίστροφη της κωδικοποίησης διαδικασία. Η µετατροπή δηλαδή του κωδικοποιηµένου µηνύµατος, που έχει παραχθεί σαν αποτέλεσµα κάποιας εντολής σε ένα PC για παράδειγµα, στην προ της κωδικοποίησής του κατάσταση. Αυτό το λέµε αποκωδικοποίηση. Τα κυκλώµατα που υλοποιούν αυτές τις δύο διαδικασίες είναι οι δυαδικοί κωδικοποιητές (encoders) και οι δυαδικοί αποκωδικοποιητές (decoders), αντίστοιχα.

∆υαδικοί αποκωδικοποιητές Οι δυαδικοί αποκωδικοποιητές (Binary Decoders) είναι ψηφιακά συνδυαστικά κυκλώµατα µε πολλές εισόδους και πολλές εξόδους. Ένα τέτοιο κύκλωµα µε n πλήθος εισόδων θα έχει 2n πλήθος εξόδων, θα συµβολίζεται δε και θα διαβάζεται σαν : nx2n ή n-σε-2n. Στο σχήµα 2.3-1α φαίνεται το λογικό σύµβολο ενός αποκωδικοποιητή δύο εισόδων και τεσσάρων εξόδων (2Χ4). Στη περίπτωση που υπάρχουν αχρησιµοποίητες είσοδοι (αδιάφορες τιµές εισόδου), οι έξοδοι των κυκλωµάτων αυτών θα είναι λιγότερες από 2n. Ένα τέτοιο κύκλωµα, όπως θα δούµε στη συνέχεια, είναι το κύκλωµα του αποκωδικοποιητής 4x10. (10∠2n αφού το n=4). Στα περισσότερα κυκλώµατα αποκωδικοποιητών που διατίθενται σε µορφή ολοκληρωµένων κυκλωµάτων θα συναντήσουµε και µία επί πλέον είσοδο, την είσοδο ενεργοποίησης ή επίτρεψης (enable input ή Strobe). H είσοδος αυτή ενεργοποιεί ή απενεργοποιεί, ανάλογα µε τη σχεδίαση, τις εισόδους η τις εξόδους τέτοιων κυκλωµάτων.

Σχήµα 2.3-1. Αποκωδικοποιητής 2Χ4

2.3 ΚΩ∆ΙΚΟΠΟΙΗΤΕΣ-ΑΠΟΚΩ∆ΙΚΟΠΟΙΗΤΕΣ

Είσοδοι Έξοδοι Χ1 Χ0 Υ3 Υ2 Υ1 Υ0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0

β. Πίνακας αλήθειας αποκ-τή 2Χ4

Υ0=Χ1′ Χ0′

Υ1=Χ1′ Χ0

Υ2=Χ1Χ0′

Υ3=Χ1Χ0

Χ0

Χ1

γ. Λογικό κύκλωµα αποκ-τή 2Χ4

α. Λογικό σύµβολο αποκ-τή 2Χ4

Χ0

Χ1

Υ0

Υ1

Υ2

Υ3

2Χ4


52

Στο σχήµα 2.3-1, εκτός από το λογικό σύµβολο, φαίνεται ο πίνακας αλήθειας και το κύκλωµα ενός αποκωδικοποιητή 2Χ4. Στις δύο γραµµές εισόδου εφαρµόζονται οι τέσσερις διαφορετικές δυαδικές καταστάσεις και κάθε µία από αυτές αποκωδικοποιείται σε µία από τις τέσσερις γραµµές εξόδου (Υ0, Υ1, Υ2, Υ3) του κυκλώµατος. Αυτό ακριβώς απεικονίζει και ο πίνακας αλήθειας του σχήµατος 2.3-1. Οι τέσσερις έξοδοι του κυκλώµατος, όπως προκύπτει από τον πίνακα, υλοποιούν τις εξής λογικές συναρτήσεις : Υ0 = Χ1′Χ0′, Υ1 = Χ1′Χ0, Υ2 = Χ1 Χ0′ και Υ3 = Χ1 Χ0 Το κύκλωµα του αποκωδικοποιητή 2Χ4 θα προκύψει εύκολα από την υλοποίηση αυτών των συναρτήσεων, µε το τρόπο που φαίνεται στο σχήµα 2.3-1.

Αποκωδικοποιητής BCD σε δεκαδικό (4Χ10) Ένα σηµαντικό κύκλωµα δυαδικού αποκωδικοποιητή αποτελεί ο αποκωδικοποιητής BCD σε δεκαδικό. Μετατρέπει το BCD κώδικα µε βάρη 8-4-2-1 στο δεκαδικό του ισοδύναµο. Είναι προφανές πως θα διαθέτει τέσσερις γραµµές εισόδου, αφού ο κώδικας είναι 4-bit, οι οποίες θα τροφοδοτούν την είσοδο του κυκλώµατος µε την BCD απεικόνιση των δεκαδικών ψηφίων και δέκα γραµµές εξόδου. Κάθε µία από τις γραµµές εξόδου θα αποκωδικοποιεί και ένα από τα ψηφία του δεκαδικού συστήµατος (0,1,...,9). Ο πίνακας του σχήµατος 2.3-2 αποτελεί το πίνακα αλήθειας του αποκωδικοποιητή, ενώ στο σχήµα φαίνεται και το λογικό του σύµβολο. Από τον πίνακα αλήθειας γίνεται εύκολα αντιληπτό, ότι από τους 16 δυνατούς συνδυασµούς των τιµών των εισόδων του κυκλώµατος, χρησιµοποιούνται µόνον οι δέκα πρώτοι. Αυτοί δηλαδή που αντιστοιχούν στα ψηφία του δεκαδικού συστήµατος (0 µέχρι 9), ενώ οι υπόλοιποι 6 αποτελούν αδιάφορες καταστάσεις (αδιάφοροι όροι) για την είσοδο του κυκλώµατος.

Σχήµα 2.3-2. BCD αποκωδικοποιητής

Η αποκωδικοποίηση κάθε ψηφίου της BCD εισόδου του κυκλώµατος µπορεί να διαβαστεί και µε τη δεκαδική του έκφραση απ΄ ευθείας σε έναν δεκαδικό ενδείκτη ή ενδείκτη 7 τµηµάτων (7-segment display), όπως επίσης αναφέρεται, αν ο BCD αποκωδικοποιητής είναι

Είσοδος BCD ∆εκαδική έξοδος D3 D2 D1 D0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0

Είσοδος BCD ∆εκαδική έξοδος 23

22

21

20

BCD

Αποκ-της

D3

D2

D1

D0

Υ0Υ1Υ2Υ3Υ4Υ5Υ6Υ7Υ8Υ9


53

ταυτόχρονα και οδηγός ενός τέτοιου ενδείκτη. Στο εµπόριο διατίθενται τέτοια ολοκληρωµένα κυκλώµατα και ονοµάζονται αποκωδικοποιητές-οδηγοί BCD-σε-δεκαδικό ενδείκτη (BCD to 7-segment decoders/drivers).

∆εκαδικοί ενδείκτες Οι δεκαδικοί ενδείκτες (σχήµα 2.3-3α) χρησιµοποιούνται για την αναπαράσταση των ψηφίων του δεκαδικού συστήµατος αρίθµησης (0-9). Για την κατασκευή των 7 τµηµάτων (a, b, c, d, e, f και g) χρησιµοποιούνται είτε φωτοδίοδοι ( Light Emitting Diodes) τα γνωστά LEDs, είτε ενδείκτες υγρού κρυστάλλου (Liquid Crystal Displays – LCDs). Οι ενδείκτες µε φωτοδιόδους βασίζουν τη λειτουργία τους στο γεγονός ότι οι φωτοδίοδοι εκπέµπουν φως όταν διαρέονται από ρεύµα. Οι ενδείκτες υγρού κρυστάλλου βασίζονται στην ιδιότητα ενός ειδικού υγρού κρυστάλλου να διαδίδει διαφορετικά το φως υπό την επίδραση εναλλασσόµενου ηλεκτρικού πεδίου. Τα LCDs έχουν ιδιαίτερα χαµηλή κατανάλωση ισχύος γι΄ αυτό και θεωρούνται ιδανικά στη χρήση φορητών συσκευών.

Σχήµα 2.3-3. α. ∆εκαδικός ενδείκτης 7 τµηµάτων και κύκλωµα αποκωδικοποίησης και οδήγησης ενός BCD σε δεκαδικού ενδείκτη Τα ψηφία του δεκαδικού συστήµατος σχηµατίζονται από την ενεργοποίηση κάποιων από τα 7 τµήµατα a, b, c, d, e, f και g, (σχήµα 2.3-3α) του ενδείκτη, ανάλογα µε την είσοδο που δέχεται κάθε φορά. Για παράδειγµα το ψηφίο 1 σχηµατίζεται µε ενεργοποίηση των τµηµάτων b και c, ενώ το ψηφίο 5 µε την ενεργοποίηση των τµηµάτων a, f, g, c και d. Στο σχήµα 2.3-3β φαίνεται ο τρόπος σύνδεσης ενός δεκαδικού ενδείκτη µε το κύκλωµα του αποκωδικοποιητή-οδηγού, που στη προκειµένη περίπτωση είναι το Ο.Κ.7447Α. Ο ακροδέκτης κοινής ανόδου (comon anode) δηλώνει το τρόπο σύνδεσης του δεκαδικού ενδείκτη µε τη τροφοδοσία. Οι δεκαδικοί ενδείκτες µπορεί να είναι κοινής ανόδου ή κοινής καθόδου. Στη πρώτη περίπτωση όλες οι άνοδοι των φωτοδιόδων του ενδείκτη είναι βραχυκυκλωµένες µεταξύ τους και συνδέονται µε τη τάση τροφοδοσίας, ενώ στη δεύτερη περίπτωση όλες οι κάθοδοι των φωτοδιόδων είναι µεταξύ τους βραχυκυκλωµένες και συνδέονται στη γείωση.

Υλοποίηση συνδυαστικών κυκλωµάτων µε χρήση αποκωδικοποιητών Αναφέραµε ότι ο αποκωδικοποιητής είναι ένα συνδυαστικό κύκλωµα nx2n, όπου n ο αριθµός των εισόδων του και 2n ο αριθµός των εξόδων του. Η έξοδος δηλαδή ενός τέτοιου κυκλώµατος παράγει (αποκωδικοποιεί) τους 2n ελάχιστους όρους των n µεταβλητών της εισόδου του. Αν εκµεταλλευτούµε κατάλληλα αυτό το γεγονός, µπορούµε να πετύχουµε εύκολες υλοποιήσεις συνδυαστικών κυκλωµάτων µε χρήση αποκωδικοποιητών και κάποιων πυλών OR. Aς δούµε πως. Έστω πως έχουµε στη διάθεσή µας έναν αποκωδικοποιητή 3Χ8 και την προς υλοποίηση λογική εξίσωση : f= x′y′z′+x′yz+xy′z. Θεωρούµε τις γραµµές εισόδου του αποκωδικοποιητή

Είσοδοι BCD

7447Α

20

21

22

23

+5V 150 Ω ∆εκαδική

έξοδος a b c d e

f g

Comon anode

β. Αποκωδικοποίση BCD σε δεκαδικό

α. Ο δεκαδικός ενδείκτης και η απεικόνιση των 10 δεκαδικών ψηφίων

a

b

c

d

e

f g

b

c


54

σαν εισόδους για τις µεταβλητές x, y και z της εξίσωσης και οδηγούµε τις γραµµές εξόδου του αποκωδικοποιητή οι οποίες ενεργοποιούνται από τους ελάχιστους όρους της εξίσωσης (x′y′z′, x′yz και xy′z) στις εισόδους µιας πύλης OR. Η έξοδος της πύλης θα υλοποιεί πλέον την εξίσωση : f= x′y′z′+x′yz xy′z. Γενικά, κάθε συνδυαστικό κύκλωµα n εισόδων και m εξόδων µπορεί να υλοποιηθεί µε έναν αποκωδικοποιητή nx2n και m αριθµό πυλών OR. Στο παράδειγµα που ακολουθεί θα δούµε µια τέτοια υλοποίηση. Να σχεδιασθεί κύκλωµα, του οποίου οι δύο του έξοδοι υλοποιούν τις λογικές εξισώσεις : Υ = AB′C+A′B′C+A′B′C΄ και Χ = AB′C+ABC Οι είσοδοι του κυκλώµατος είναι τρεις (A,B,C) και έτσι θα έχουµε n=3, ενώ οι έξοδοί του (Χ και Υ) είναι δύο και εποµένως m=2. Σύµφωνα µε όσα αναφέραµε, για τη συγκεκριµένη υλοποίηση χρειαζόµαστε ένα αποκωδικοποιητή 3Χ8 και δύο πύλες OR. Η πύλη OR για την εξίσωση Υ θα είναι πύλη τριών εισόδων, όσοι δηλαδή και οι ελάχιστοι όροι της εξίσωσης Υ, ενώ η πύλη OR για την εξίσωση Χ, θα είναι πύλη δύο εισόδων, αφού εδώ η συνάρτηση έχει δύο ελάχιστους όρους. Με βάση το πίνακα αλήθειας του αποκωδικοποιητή (σχήµα 2.3-4) το κύκλωµα το οποίο υλοποιεί τις εξισώσεις Υ και Χ, θα είναι αυτό που φαίνεται επίσης στο σχήµα 2.3-4. Αν η έξοδος του αποκωδικοποιητή δεν ενεργοποιείται µε κατάσταση High (active high έξοδος), πρέπει να χρησιµοποιηθούν διαφορετικές πύλες στην έξοδο. Ένα τέτοιο παράδειγµα θα δούµε στην εργαστηριακή άσκηση 3. Σχήµα 2.3-4. Υλοποίηση συνδυαστικού κυκλώµατος µε αποκωδικοποιητή.

∆υαδικοί κωδικοποιητές Οι δυαδικοί κωδικοποιητές (Binary Encoders) είναι συνδυαστικά κυκλώµατα µε 2n εισόδους και n εξόδους (2nxn ή 2n-σε-n), όπου 2n είναι ο αριθµός των εισόδων και n ο αριθµός των εξόδων του κωδικοποιητή. Το πλήθος των εισόδων ενός κωδικοποιητή µπορεί να είναι και µικρότερο από 2n για n αριθµό εξόδων, όταν υπάρχουν είσοδοι που δεν χρησιµοποιούνται. Στο σχήµα 2.3-5 φαίνεται το λογικό σύµβολο, ο πίνακας αλήθειας και το κύκλωµα ενός κωδικοποιητή 4Χ2. Στην έξοδο του κυκλώµατος παίρνουµε τη δυαδική κωδικοποίηση των εισόδων του κωδικοποιητή. Στο παράδειγµά µας η έξοδος Υ0,Υ1 παράγει τη κωδικοποίηση των εισόδων X0, X1, X2 και X3, όπως ακριβώς δείχνει ο πίνακας αλήθειας του σχήµατος 2.3-5. Η έξοδος V έχει προστεθεί και είναι απαραίτητη, για να ξεχωρίζει τη τιµή : όλα – 0 στην είσοδο (καµία ενεργοποιηµένη γραµµή εισόδου) από την τιµή 0 της εισόδου, που αντιστοιχεί σε Χ0=1. Μόνη δηλαδή η έξοδος (Y1,Y0) του κυκλώµατος δεν θα µπορούσε να ξεχωρίσει πότε είναι ενεργοποιηµένη η είσοδος Χ0 και πότε οι είσοδοι του

Υ(ABC)

A

B

C Αποκ-τής

3Χ8

D0 D1 D2 D3 D4 D5 D6 D7

Χ(ABC)

A B C D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1

α. Πίνακας αλήθειας του αποκωδικοποιητή

3Χ8

β. Υλοποίση των συναρτήσεων Χ(ABC) και Υ(ABC) µε τον αποκωδικοποιητή 3Χ8


55

κυκλώµατος είναι όλες απενεργοποιηµένες (κατάσταση, όλα-0). Αυτό είναι εύκολο να το διαπιστώσετε από τον πίνακα αλήθειας, παρατηρώντας ότι το Υ0=Υ1=0 υπάρχει στο πίνακα δύο φορές. Και όταν δηλαδή όλες οι είσοδοι είναι 0 και όταν η είσοδος Χ0=1.

Σχήµα 2.3-5. Υλοποίηση κωδικοποιητής 4Χ2.

Για να ξεχωρίζουµε λοιπόν την κατάσταση της εξόδου που αφορά την είσοδο, όλα-0, από την είσοδο Χ0=1, χρησιµοποιούµε την έξοδο V. Η V γίνεται 1, ένδειξη έγκυρης εξόδου του κυκλώµατος, όταν τουλάχιστον µία από τις γραµµές της εισόδου του ενεργοποιείται (παίρνει τη τιµή 1). Από τον πίνακα αλήθειας προκύπτει ότι : V=X0+X1+X2+X3. Για τις συναρτήσεις των εξόδων Υ0 και Υ1, από το πίνακα αλήθειας επίσης θα έχουµε : Υ1=Χ2+Χ3 και Υ0=Χ1+Χ3. Η υλοποίησή τέλος των παραπάνω συναρτήσεων οδηγεί στο κύκλωµα του κωδικοποιητή 4Χ2 και φαίνεται στο σχήµα 2.3-5γ.

Κωδικοποιητές προτεραιότητας Ένα πρόβληµα, που εύκολα θα εντόπιζε κανείς στο σχεδιασµό που αναφέραµε για τον κωδικοποιητή 4Χ2, είναι η συµπεριφορά της εξόδου του κυκλώµατος στην περίπτωση που περισσότερες από µία είσοδοι θα δέχονταν ταυτόχρονα την τιµή 1. Η λύση σ΄ αυτή τη περίπτωση δίνεται µε κυκλώµατα κωδικοποιητών που ονοµάζονται κωδικοποιητές προτεραιότητας (Priority Encoders). O κωδικοποιητής προτεραιότητας διαθέτει απ΄ το σχεδιασµό του προκαθορισµένη προτεραιότητα για τις εισόδους του. Αυτό σηµαίνει πως, όταν περισσότερες από µία είσοδοί του γίνονται 1, η έξοδος του κυκλώµατος καθορίζεται από την είσοδο µεγαλύτερης προτεραιότητας. Ο πίνακας αλήθειας του σχήµατος 2.3-6 επαληθεύει τη λειτουργία ενός κωδικοποιητή προτεραιότητας 4Χ2, του οποίου η είσοδος Χ3 έχει τη µεγαλύτερη προτεραιότητα και ακολουθεί η Χ2, η Χ1 και τέλος η Χ0. Έτσι αν η Χ3 γίνει 1, τότε η τιµή της εξόδου θα είναι : Υ1=1 και Υ0=1, ανεξάρτητα από τις τιµές που θα έχουν οι είσοδοι Χ2, Χ1 και Χ0. Τα x στον πίνακα αλήθειας συµβολίζουν αυτές ακριβώς τις συνθήκες αδιαφορίας. Η δυαδική τιµή εποµένως στη θέση του x, σύµφωνα µε τα γνωστά, µπορεί να θεωρηθεί είτε 0 είτε 1. Τα ίδια πράγµατα θα ισχύουν και µε την είσοδο Χ2. Όταν η Χ2 γίνει 1 και µε τη προϋπόθεση ότι η Χ3 είναι 0, η έξοδος του κυκλώµατος θα γίνει : Υ1=1 και Υ0=0, ανεξάρτητα πάλι από τις τιµές των υπόλοιπων µεταβλητών. Με τον ίδιο τρόπο σκεπτόµενοι και για τις άλλες δύο εισόδους Χ1 και Χ0 συµπληρώνουµε το πίνακα αλήθειας του κυκλώµατος. Η γραµµή V καθορίζει και εδώ την ένδειξη έγκυρης εξόδου, όπως ακριβώς τη γνωρίσαµε και στο προηγούµενο κύκλωµα. Παίρνει τη τιµή 1, όταν τουλάχιστον µία από τις εισόδους του κυκλώµατος γίνεται 1. Η υλοποίηση του κυκλώµατος του κωδικοποιητή προκύπτει µετά από απλοποίηση µε χάρτη Καρνώ (σχήµα 2.3-6) των συναρτήσεων εξόδου Υ1 και Υ0. Οι χάρτες Καρνώ σχεδιάστηκαν µε τη βοήθεια του πίνακα αλήθειας σύµφωνα µε τα γνωστά. Έτσι, το Υ1 θα γίνεται 1, όταν το Χ2=1 και ταυτόχρονα το Χ3=0 (τρίτη γραµµή του πίνακα), ανεξάρτητα από τις τιµές των άλλων µεταβλητών, ή όταν το Χ3=1 (τέταρτη γραµµή του πίνακα), ανεξάρτητα πάλι από τη

Είσοδοι Έξοδοι X0 X2 X2 X3 Y1 Y0 V 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1

β. Πίνακας αλήθειας κωδικοποιητή 4Χ2

X0

X1

X2

X3

V

Y0

Y1

γ. Λογικό κύκλωµα κωδικοποιητή4Χ2

α. Λογικό σύµβολο κωδικοποιητή 4Χ2

X0 X1 X2 X3

X0 X2

4Χ2


56

τιµή των άλλων µεταβλητών. Με την ίδια λογική το Υ0 θα γίνεται 1, όταν το Χ1=1 και ταυτόχρονα Χ2=Χ3=0 (πρώτη γραµµή του πίνακα, στήλες 3 και 4), ή όταν Χ3=1 (τέταρτη γραµµή του πίνακα), αφού και εδώ η τιµή των άλλων µεταβλητών, σύµφωνα µε το πίνακα, είναι αδιάφορη. Από τους χάρτες Καρνώ καταλήγουµε εύκολα στις λογικές συναρτήσεις : Υ1 = Χ3+Χ2 και Υ0= Χ3+Χ′2Χ1

Σχήµα 2.3-6. Κωδικοποιητής προτεραιότητας 4Χ2

Έχουµε επίσης και : V= Χ0+Χ1+Χ2+Χ3 για την ένδειξη της έγκυρης εξόδου, αφού το V γίνεται 1, όταν έστω και ένα από τα Χ3 ή Χ2 ή Χ1 ή Χ0 γίνει 1. Το κύκλωµα του σχήµατος 2.3-6 υλοποιεί αυτές τις συναρτήσεις και επαληθεύει τη λειτουργία του κωδικοποιητή προτεραιότητας 4Χ2.

Κυκλώµατα µετατροπής κωδίκων Στα ψηφιακά συστήµατα συχνά χρησιµοποιούνται διαφορετικοί κώδικες για την κωδικοποίηση κάποιας πληροφορίας. Έτσι, πολλές φορές, δύο συστήµατα που πρέπει να επικοινωνούν µεταξύ τους, ενδέχεται να χρησιµοποιούν διαφορετικούς δυαδικούς κώδικες επεξεργασίας των δεδοµένων τους. Για να γίνει συµβατή η µεταξύ τους επικοινωνία παρεµβάλουµε κάποιο κύκλωµα, το οποίο ονοµάζουµε µετατροπέα του κώδικα (Code Converter), όπως φαίνεται στο σχηµατικό διάγραµµα του σχήµατος 2.3-6. Στην εργαστηριακή άσκηση 6 θα σχεδιάσετε ένα τέτοιο κύκλωµα.

Σχήµα 2.3-7. Μετατροπή ενός BCD σε κώδικα Excess-3

Συνδυαστικό κύκλωµα

µετατροπής κώδικα

Eίσοδος BCD Έξοδος Excess-3

MSB

Β1

Β0

Β2 Β3 G3

G1

G0

G2

MSB

Είσοδοι Έξοδο Χ3 Χ2 Χ1 Χ0 Υ1 Υ0 V 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 x 0 1 1 0 1 x x 1 0 1 1 x x x 1 1 1

α. Πίνακας αλήθειας κωδικοποιητή προτεραιότητας 4Χ2

00 01 11 10

0 0 0 0

1 1 1 1

1 1 1 1

1 1 1 1

Χ3 Χ2 Χ1 Χ0

00 01 11 10

Υ1= Χ3+Χ2

Χ0

Χ1

Χ2

Χ3

V=Χ0+Χ1+Χ2+Χ3

Υ0= Χ3+Χ′2 Χ1

Υ1= Χ3+Χ2

γ. Κύκλωµα κωδικοποιητή προτεραιότητας 4Χ2 β. Χάρτες Καρνώ για τις εξόδους του κωδικοποιητή προτεραιότητας 4Χ2

Υ0= Χ3+Χ′2 Χ1

0 0 1 1

0 0 0 0

1 1 1 1

1 1 1 1

Χ3 Χ2 Χ1 Χ0

00 01 11 10

00 01 11 10


57

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Στο εργαστήριο αυτής της ενότητας θα υλοποιήσουµε κυκλώµατα κωδικοποιητών, αποκωδικοποιητών και κυκλώµατα υλοποίησης λογικών συναρτήσεων µε τη βοήθεια αποκωδικοποιητών, όπως το Ο.Κ. 7442. Άσκηση 1 Υλοποιήστε και επαληθεύστε τη λειτουργία του κωδικοποιητή προτεραιότητας 4Χ2 (σχήµα 2.3-5). Το Ο.Κ 7442 Αποκωδικοποιητής BCD σε δεκαδικό (BCD to Decimal Decoder) Το Ο.Κ. 7442 είναι ένας αποκωδικοποιητής, που µετατρέπει τον BCD στα ισοδύναµά του δεκαδικά. Μπορεί όµως, κατάλληλα τροφοδοτηµένος, να χρησιµοποιηθεί και σαν κλασικός αποκωδικοποιητής 3Χ8. Αυτό θα συµβεί, αν η είσοδος D του Ο.Κ. χρησιµοποιηθεί σαν είσοδος ενεργοποίησης (enable input). Ο πίνακας 2.3-1 περιγράφει τις δύο λειτουργίες του Ο.Κ κυκλώµατος. Στο γραµµοσκιασµένο τµήµα του πίνακα φαίνεται η λειτουργία του 3Χ8 αποκωδικοποιητή, µε την είσοδο D να αντιστοιχεί στην active low (ενεργοποιούµενη µε low κατάσταση) είσοδο ενεργοποίησης.

Πίνακας 2.3-1. Το Ο.Κ. 7442 σαν 3Χ8 και BCD αποκωδικοποιητής.

Από τον πίνακα προκύπτει επίσης ένα ενδιαφέρον στοιχείο που συναντάµε για πρώτη φορά. Αφορά την ενεργοποίηση των εξόδων του Ο.Κ. µε Low κατάσταση (active low έξοδος). Αυτό σηµαίνει πως, αν θέλουµε ενεργές εξόδους σε λογικό 1, θα πρέπει να οδηγήσουµε τις εξόδους του Ο.Κ. σε αντιστροφείς και από τις εξόδους τους να παίρνουµε την έξοδο του κυκλώµατος. Περισσότερες πληροφορίες για το Ο.Κ. 7442 θα βρείτε στα φύλλα δεδοµένων του βιβλίου.

D C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0

Εργ. άσκηση 2


58

Άσκηση 2 Με βάση τα παραπάνω, αφού ελέγξετε τις λειτουργίες του Ο.Κ. 7442, σχεδιάστε και υλοποιήστε το κύκλωµα της συνάρτησης : F=X′YZ+XY′Z+XYZ′+XYZ. Για την υλοποίηση εκτός του Ο.Κ. 7442 χρησιµοποιήστε και όποιες πύλες ακόµα κρίνεται απαραίτητες. Άσκηση 3 Στο σχήµα 2.3-8 δείχνει τον τρόπο σύνδεσης δύο αποκωδικοποιητών 3Χ8 µε είσοδο ενεργοποίησης (Enable input - Ε′) για τη δηµιουργία αποκωδικοποιητή 4Χ16. Υλοποιήστε ένα τέτοιο κύκλωµα χρησιµοποιώντας δύο Ο.Κ. 7442 και µια πύλη ΝΟΤ. Επαληθεύστε τη λειτουργία του κυκλώµατος συµπληρώνοντας πίνακα αλήθειας, ο οποίος θα ανταποκρίνεται στη λειτουργία του.

Σχήµα 2.3-8. 8-bit αποκωδικοποιητής Άσκηση 4 Το κύκλωµα του σχήµατος 2.3-9 αποτελείται από έναν αποκωδικοποιητή 3Χ8 και οκτώ αποµονωτές τριών καταστάσεων (8 Tri state buffers). Με κυκλώµατα σαν αυτό µας δίνεται η δυνατότητα, µέσω µιας κοινής γραµµής (Ζ) να διαχειριζόµαστε διαφορετικές πηγές δεδοµένων, αρκεί µόνο µία από αυτές να “τρέχει” κάθε φορά στη γραµµή Ζ. Τα σήµατα στις εισόδους D0, D1, D2 του καταχωρητή αποκωδικοποιούν µία από τις γραµµές της εξόδου του κάθε φορά και αυτή µε τη σειρά της επιτρέπει σε µια από τις πηγές A, B,…. ,H να τρέξει στη γραµµή Ζ.

Υ0

Υ1

Υ7

Υ8

Υ9

Υ15

D3

D0

D1

D2

Αποκ-της 3Χ8

Αποκ-της 3Χ8

A

B

C

ABC

Ε

Ε

D3 D2 D1 D0 Υ0 Υ1 Υ2 Υ3 Υ4 Υ5 Υ6 Υ7 Υ8 Υ9 Υ10 Υ11 Υ12 Υ13 Υ14 Υ15


59

Υλοποιείστε το κύκλωµα του σχήµατος σχήµατος 2.3-9 χρησιµοποιώντας τα Ο.Κ. 7442 (σαν αποκωδικοποιητή 3Χ8) και δύο Ο.Κ. 74125, τα οποία περιέχουν από 4 tri state buffers το καθένα. Συµπληρώσετε το πίνακα που ακολουθεί και αφορά τη συνοπτική λειτουργία του κυκλώµατος, δείχνοντας ποια από τις οκτώ πηγές δεδοµένων (Α, B, …..,H) θα στέλνει τη πληροφορία της στη γραµµή Ζ σε κάθε µία από τις οκτώ καταστάσεις των εισόδων του. Επαληθεύσετε τη λειτουργία του κυκλώµατος τρέχοντας στη γραµµή Ζ διαδοχικά και τις 8 πηγές δεδοµένων.

Σχήµα 2.3-9. ∆ιάταξη της εργαστηριακής άσκησης 5

Άσκηση 5 Σχεδιάστε και υλοποιήστε έναν µετατροπέα του κώδικα BCD σε κώδικα µε βάρη 7 4 2 1. Χρησιµοποιήστε τα Ο.Κ. 7404, 7408 και 7432.

Παρατήρηση : ∆ώστε µια απάντηση για τη χρησιµοποίηση του Ο.Κ. 74125 και όχι του αντίστοιχου 74126. ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………

Ε D2 D1 D2 Ζ

D0

D1

D2

E

A B C D E F G H

Y′0 Y′1 Y′2 Y′3

Y′4 Y′5 Y′6 Y′7

Κοινή γραµµή 1 bit

Ο.Κ. 7442

Ζ


60

Ασκήσεις-Προβλήµατα

1. Σχεδιάστε το κύκλωµα ενός αποκωδικοποιητή 2Χ4 χρησιµοποιώντας πύλες µόνο NOR. 2. Σχεδιάστε το κύκλωµα ενός κωδικοποιητή 4Χ2 χρησιµοποιώντας πύλες µόνο NAND. 3. Σχεδιάστε έναν αποκωδικοποιητή 5x32 µε τέσσερις αποκωδικοποιητές 3x8, οι οποίοι θα διαθέτουν είσοδο ενεργοποίησης (enable input) και έναν αποκωδικοποιητή 2x4. 4. Υλοποιείστε το κυκλωµα µε εξόδους : Υ1=A′B′C′+AB, Υ2=A′BC+A′C, Υ3=ABC+A′B′ χρησιµοποιώντας έναν αποκωδικοποιητή και όποιες πύλες εσείς κρίνεται απαραίτητες. 5. Σχεδιάστε το κύκλωµα του οποίου οι active low έξοδοι Υ1 και Υ2 θα υλοποιούν τις συναρτήσεις που απεικονίζουν οι αντίστοιχοι χάρτες Καρνώ του σχήµατος 2.3-10. Για τη Σχήµα 2.3-10. σχεδίαση έχετε στη διάθεσή σας τα ολοκληρωµένα κυκλώµατα 7442 και 7408. 6. Να σχεδιαστεί το συνδυαστικό κύκλωµα, που δέχεται σαν είσοδό του τον BCD κώδικα και η έξοδός του γίνεται 1, όταν ανιχνεύεται λάθος στην είσοδό του. 7. Σχεδιάστε το κύκλωµα που µετατρέπει τον BCD κώδικα σε κώδικα excess-3. 8. Για έναν αποκωδικοποιητή 4Χ16, του οποίου οι έξοδοι όταν γίνονται 1 ενεργοποιούν (ανάβουν) τα αντίστοιχα τµήµατα ενός display, σχεδιάστε τα κυκλώµατα που υλοποιούν τις εξόδους a, b, c και f των δεκαεξαδικών ψηφίων.

Β C Α

0 1 0 1 0 0 1 0

00 01 11 10

0

1

Β C Α

1 0 1 0 0 1 0 0

00 01 11 10

0

1

Υ1(ABC) Υ2(ABC)

Συνδυαστικά κυκλώµατα. Πολυπλέκτες - Αποπλέκτες

61

Πολυπλεξία-Γενικά Πολλές φορές για τις ανάγκες της λειτουργίας των ψηφιακών συστηµάτων απαιτείται η µεταφορά πληροφοριών (δεδοµένων) από διαφορετικές µονάδες µε µία µόνο γραµµή µεταφοράς. Οι πληροφορίες αυτές βρίσκονται διαθέσιµες σε ένα πλήθος n γραµµών δεδοµένων και η επιλογή κάποιας από αυτές τις γραµµές γίνεται µε µια συγκεκριµένη τεχνική ώστε τα δεδοµένα της να µεταφέρονται µέσω µιας αρτηρίας (δίαυλος) στο προορισµό που επιθυµούµε. Η τεχνική αυτή ονοµάζεται Πολυπλεξία (Multiplexing) και τα κυκλώµατα που την υλοποιούν, ονοµάζονται επιλογείς δεδοµένων (Data selectors) ή Πολυπλέκτες (Multiplexers - MUXs). Η επιλογή κάποιας από τις γραµµές δεδοµένων γίνεται από τις εισόδους επιλογής (select inputs) αυτών των κυκλωµάτων. Στο σχήµα 2.4-1 φαίνεται ένας κοινός µηχανικός διακόπτης µε n αριθµό επαφών. Η µηχανική λειτουργία του διακόπτη αντιστοιχεί στη διαδικασία που περιγράψαµε προηγούµενα. Τα σήµατα (πληροφορίες) φθάνουν στις επαφές (είσοδοι) του διακόπτη και µεταφέρονται, ένα κάθε φορά, µε τη βοήθεια ενός επιλογέα στη µία και µοναδική γραµµή εξόδου του διακόπτη. Αλλάζουµε δηλαδή µηχανικά τη θέση του επιλογέα και µεταφέρουµε το σήµα κάποιας εκ των επαφών του διακόπτη στην έξοδό του. Αυτό το διακόπτη µπορεί να αντικαταστήσει ένα ψηφιακό κύκλωµα, το οποίο ονοµάζεται πολυπλέκτης. Οι Πολυπλέκτες είναι συνδυαστικά λογικά κυκλώµατα µε 2n ή λιγότερες γραµµές εισόδου, n γραµµές επιλογής και µία έξοδο. Πολλές φορές στα Ο.Κ. µε πολυπλέκτες θα συναντήσουµε και µια είσοδο ενεργοποίησης (enable input). Σχήµα 2.4-1. Μηχανικό ισοδύναµο ενός πολυπλέκτη

Πολυπλέκτης 2Χ1 Το πιο απλό κύκλωµα πολυπλεξίας θα είναι o πολυπλέκτης µε δύο εισόδους, όπως εύκολα γίνεται κατανοητό. Ένας τέτοιος πολυπλέκτης θα έχει, σύµφωνα µε όσα αναφέραµε προηγούµενα, µία γραµµή επιλογής και µία έξοδο. Ονοµάζεται πολυπλέκτης “δύο επί ένα” και συµβολίζεται MUX 2X1, όπως φαίνεται και στο λογικό του σύµβολο (σχήµα 2.4-2). Τον υπολογισµό και τη σχεδίαση αυτού του κυκλώµατος δείξαµε στη παράγραφο 2.2-1 (Σύνθεση συνδυαστικής λογικής). Αν ονοµάσουµε Ι0 και Ι1 τις εισόδους δεδοµένων του κυκλώµατος, S τη γραµµή επιλογής εισόδου και Υ την έξοδό του, τότε το κύκλωµα πρέπει να επαληθεύει τον πίνακα αλήθειας του σχήµατος 2.4-2. Σύµφωνα µε το πίνακα, όταν η γραµµή επιλογής S γίνει 0 (S=0), η έξοδος Υ του κυκλώµατος παίρνει τη τιµή της εισόδου Ι0, ενώ όταν η γραµµή επιλογής S γίνει 1 (S=1), τότε η έξοδος του κυκλώµατος παίρνει τη τιµή της εισόδου Ι1. Η λογική συνάρτηση Υ εποµένως, όπως προκύπτει από το πίνακα αλήθειας, θα είναι : Υ=S′Ι0Ι′1+S′Ι0Ι1+SΙ′0Ι1+SΙ0Ι1. Από την απλοποίησή της στο χάρτη Καρνώ (σχήµα 2.4-2) θα έχουµε : Υ = Ε΄Ι0+ΕΙ1. Η υλοποίηση της Υ ανταποκρίνεται στο κύκλωµα ενός πολυπλέκτη 2Χ1, το οποίο φαίνεται επίσης στο σχήµα 2.4- 2.

2.4 ΠΟΛΥΠΛΕΚΤΕΣ - ΑΠΟΠΛΕΚΤΕΣ

Y 1 γραµµή µεταφοράς

Ι0

Ι1

Ιn-1

n ανεξάρτητες µονάδες (είσοδοι)

Επιλογή (select)

MUX


62

Σχήµα 2.4-2. Πολυπλέκτης 2x1 (AND-OR υλοποίηση)

Πολυπλέκτης 4Χ1 Το κύκλωµα ενός πολυπλέκτη 4Χ1 θα υλοποιείται µε τέσσαρες γραµµές εισόδου, δύο γραµµές επιλογής και µία έξοδο. Στο σχήµα 2.4-3 φαίνεται ένας συνοπτικός πίνακας αλήθειας για το πολυπλέκτη 4Χ1, το λογικό του σύµβολο και το κύκλωµα που τον υλοποιεί.

Σχήµα 4.2-3. Πολυπλέκτης 4Χ1

Ο συνοπτικός πίνακας ενός συνδυαστικού κυκλώµατος είναι ιδιαίτερα εύχρηστος και βοηθάει στη κατανόηση της λειτουργίας αυτών των κυκλωµάτων, αφού περιγράφει, περιληπτικά µεν αλλά απόλυτα κατανοητά τη λειτουργία τους.

Ι0

S

Ι1 Y

MUX 2Χ1

Είσοδοι Έξοδ. S Ι0 Ι1 Υ 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1

Ι0

S

Ι1

Y

I0 Ι1

0

1

00 01 11 10

0 0 1 1 0 1 1 0

S

Πίνακας αλήθειας και χάρτης Καρνώ για το πολυπλέκτη 2Χ1

Λογικό σύµβολο του πολυπλέκτη 2Χ1

Λογικό κύκλωµα του πολυπλέκτη 2Χ1

Επιλογές εισόδου

S1 S0

Eίσοδος που µεταφέρεται στην έξοδο

0 0 I0 0 1 I1 1 0 I2 1 1 I3

α. Συνοπτικός πίνακας πολυπλέκτη 4Χ1

S1 S0

MUX 4Χ1

Y

Είσοδοι

Έξοδος

Επιλογές εισόδου

I0

I1

I2

I3 β. Λογικό σύµβολο πολυπλέκτη 4Χ1

Ι0

Ι1

Ι2

Ι3

S0

S1

Y

γ. Λογικό κύκλωµαπολυπλέκτη 4Χ1


63

Στο εµπόριο σε MSI ολοκληρωµένα κυκλώµατα κυκλοφορούν πολλοί πολυπλέκτες. ∆ύο τέτοια Ο.Κ., ιδιαίτερα διαδεδοµένα, το 74151 και το 74153 θα τα δούµε αναλυτικά στο εργαστήριο αυτού του κεφαλαίου.

Αποπλέκτης 1Χ2 Οι αποπλέκτες (Demultiplexers-DEMUXs) είναι κυκλώµατα µε µία µόνο είσοδο, η οποία µεταφέρεται επιλεκτικά σε κάποια από τις εξόδους τους µέσω των γραµµών επιλογής τους. Οι γραµµές επιλογής καθορίζουν ποια από τις εξόδους του αποπλέκτη θα ενεργοποιηθεί κάθε φορά. Είναι δηλαδή συνδυαστικά κυκλώµατα µε µία είσοδο, 2n γραµµές εξόδου ή λιγότερες και n αριθµό γραµµών επιλογής. Το πιο απλό τέτοιο κύκλωµα προφανώς θα είναι ο αποπλέκτης “ένα επί δύο” (DEMUX 1x2). Σχήµα 2.4-4. Αποπλέκτης 1Χ2 Η είσοδος ενός τέτοιου κυκλώµατος, ελεγχόµενη από µια γραµµή επιλογής, κατευθύνεται σε µια από τις δύο εξόδους του. Έτσι, αν Ι είναι η είσοδος του κυκλώµατος, Υ1 και Υ0 οι έξοδοί του και S η γραµµή επιλογής, το κύκλωµα πρέπει να επαληθεύει έναν πίνακα αλήθειας σαν αυτόν του σχήµατος 2.4-4. Στο πίνακα η επιλογή S=0 ενεργοποιεί την έξοδο Υ0 µεταφέροντας εκεί την τιµή της εισόδου Ι, ενώ η επιλογή S=1 ενεργοποιεί την έξοδο Υ1 µεταφέροντας σ΄ αυτήν την τιµή της εισόδου Ι. Για τα Υ0 και Υ1 από τον πίνακα προκύπτουν εύκολα οι συναρτήσεις : Υ0= S´Ι και Υ1 = SI. Η υλοποίηση των συναρτήσεων αυτών γίνεται µε το κύκλωµα που φαίνεται στο σχήµα 2.4-4 και ανταποκρίνεται σε αποπλέκτη 1Χ2.

Αποπλέκτης 1Χ4 µε είσοδο ενεργοποίησης Στο σχήµα 2.4-5 φαίνεται ο συνοπτικός πίνακας αλήθειας ενός αποπλέκτη 1Χ4 και το λογικό του σύµβολο. Το κύκλωµα ενός τέτοιου αποπλέκτη θα έχει µία είσοδο, τέσσαρες γραµµές εξόδου και δύο γραµµές επιλογής. Οι τέσσαρες δυαδικές καταστάσεις των γραµµών επιλογής καθορίζουν, ποια από τις τέσσερις εξόδους του κυκλώµατος, θα ενεργοποιείται κάθε φορά, σύµφωνα µε το πίνακα του σχήµατος 2.4- 5. Σχήµα 2.4-5. Αποπλέκτης 1Χ4

Η έξοδος που ενεργοποιείται θα παράγει τη τιµή της εισόδου Ι του αποπλέκτη. Έτσι για S1= S1=0 θα ενεργοποιείται η έξοδος Ζ0, για S1=0 και S0=1 θα ενεργοποιείται η έξοδος Ζ1, για S1=1 και S0 = 0 θα ενεργοποιείται η έξοδος Ζ2 και τέλος για S1=1 και S0=1 θα ενεργοποιείται η έξοδος Ζ3.

Είσοδοι Έξοδοι S Ι Y0 Υ1 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1

α. Πίνακας αλήθειας αποπλέκτη 1Χ2

Υ0

Υ1

I

S

β. Λογικό κύκλωµα αποπλέκτη 1Χ2

Επιλογή Ενεργοποιηµένη S1 S0 έξοδος 0 0 Z0 0 1 Z1 1 0 Z2 1 1 Z3

ΕίσοδοςZ0

Z1

Z2

Z3

Ι

Έξοδοι DEMUX

1Χ4

S1 S0

α. Συνοπτικός πίνακας αποπλέκτη 1Χ4 β. Λογικό σύµβολο

αποπλέκτη 1Χ2


64

Στα κυκλώµατα των αποπλεκτών, όπως αναφέραµε και για τα αντίστοιχα των πολυπλεκτών, θα συναντήσουµε αρκετά συχνά και µία ακόµα είσοδο, την είσοδο ενεργοποίησης (enable input). Η είσοδος αυτή µας δίνει τη δυνατότητα απενεργοποίησης όλων των εξόδων αυτών των κυκλωµάτων. Μια τέτοια υλοποίηση για έναν αποπλέκτη 1Χ4 φαίνεται στο σχήµα 2.4-6. Στο σχήµα φαίνεται επίσης ο συνοπτικός πίνακας της λειτουργίας του κυκλώµατος. Όταν η γραµµή ενεργοποίησης (enable input) είναι 0, η έξοδος και των τεσσάρων πυλών AND γίνεται 0 ανεξάρτητα από τις τιµές των γραµµών επιλογής και της εισόδου του αποπλέκτη (απενεργοποιηµένη έξοδος). Όταν η γραµµή ενεργοποίησης γίνει 1, οι έξοδοι των πυλών AND και κατ΄ επέκταση του αποπλέκτη ακολουθούν τις επιλογές των γραµµών επιλογής του κυκλώµατος. Η υπόλοιπη λειτουργία του κυκλώµατος είναι απλή και περιγράφεται από το πίνακα του σχήµατος 2.4-6, σύµφωνα µε όσα αναφέραµε αµέσως πριν.

Σχήµα 2.4-6. Αποπλέκτης 1x4 µε Εnable

Σχεδίαση συνδυαστικών κυκλωµάτων µε πολυπλέκτες Στη προηγούµενη ενότητα είδαµε τον τρόπο µε τον οποίο ένας αποκωδικοποιητής µε µια πύλη OR στην έξοδό του, µπορεί να χρησιµοποιηθεί για την υλοποίηση του κυκλώµατος µιας λογικής συνάρτησης. Και µε τα κυκλώµατα των πολυπλεκτών έχουµε τη δυνατότητα ανάλογων υλοποιήσεων. Τέτοια κυκλώµατα θα τα συναντήσετε και σαν γεννήτριες λογικών συναρτήσεων. Οι τρόποι σχεδίασης αυτών των κυκλωµάτων είναι δύο και αφορούν : • Υλοποίηση συνάρτησης n µεταβλητών µε πολυπλέκτη 2nx1 • Υλοποίηση συνάρτησης n+1 µεταβλητών µε πολυπλέκτη 2nx1 Θα αναπτύξουµε στη συνέχεια τις τεχνικές σχεδίασης τέτοιων κυκλωµάτων και µε τους δύο τρόπους. Υλοποίηση συνάρτησης n µεταβλητών µε πολυπλέκτη 2nx1. Σ΄ αυτή τη σχεδίαση οι γραµµές επιλογής του πολυπλέκτη και η έξοδός του αποτελούν τις γραµµές εισόδου και την έξοδο αντίστοιχα του κυκλώµατος της προς υλοποίηση συνάρτησης. Η ορθή λειτουργία του κυκλώµατος αφορά στο σωστό τρόπο οδήγησης των εισόδων δεδοµένων του πολυπλέκτη. Η τιµή που δίνουµε σε κάθε είσοδο του πολυπλέκτη, εξαρτάται από τη τιµή των ελάχιστων όρων της συνάρτησης. Οι είσοδοι του πολυπλέκτη που ενεργοποιούνται µε τις τιµές των γραµµών επιλογής του, οι οποίες τιµές αντιστοιχούν σε ελάχιστους όρους της συνάρτησης µε τιµή 1, πρέπει να βρίσκονται σταθερά σε λογικό 1 (Vcc του κυκλώµατος), ενώ οι υπόλοιπες είσοδοι σε κατάσταση low (γείωση του κυκλώµατος). Μ΄ αυτό τον τρόπο οι τιµές των γραµµών επιλογής του πολυπλέκτη που ανταποκρίνονται σε ελάχιστους όρους της συνάρτησης µε τιµή 1 θα κάνουν την έξοδό του 1, ενώ σ΄ όλες τις άλλες καταστάσεις των γραµµών επιλογής η έξοδος του κυκλώµατος θα

E

I Υ0

Υ1 Υ2

Υ3

S0 S1

DEMUX

1x4

Ε S1 S2 Υ3 Υ2 Υ1 Υ0 0 x x 0 0 0 0 1 0 0 Ι 0 0 0 1 0 1 0 Ι 0 0 1 1 0 0 0 Ι 0 1 1 1 0 0 0 Ι α. Συνοπτικός πίνακας αποπλέκτη 1x4 µε enable

γ. Λογικό σύµβολο αποπλέκτη 1x4 µε enable

Υ3

Υ2

Υ1

Υ0

E

S1

S0

Ι β. Λογικό κύκλωµα αποπλέκτη 1x4 µε enable


65

γίνεται 0, επαληθεύοντας έτσι τη συνάρτηση. Στο σχήµα 2.4-7 φαίνεται ο πίνακας αλήθειας της συνάρτησης, η λειτουργία του συγκεκριµένου πολυπλέκτη, αλλά και ο τρόπος υλοποίησης του κυκλώµατος της λογικής εξίσωσης : Υ (A,B,C,D) = Σ(0,3,5,9,12,15) Για την επαλήθευση αυτής της διαδικασίας ας δούµε για παράδειγµα τι θα συµβεί στην έξοδο Υ του κυκλώµατος, όταν στην είσοδό του εφαρµοστούν οι καταστάσεις 0101 πρώτα και 1101 στη συνέχεια. Στη πρώτη περίπτωση, η κατάσταση 0101 στην είσοδο σηµαίνει τροφοδότηση των γραµµών επιλογής του πολυπλέκτη µε τις τιµές : x=0, y=1, z=0, w=1 και ενεργοποίηση εποµένως της εισόδου Ι5 του πολυπλέκτη, που σύµφωνα µε τη σχεδίαση που δείχνει το σχήµα 2.4-7, βρίσκεται σε λογικό 1. Αυτό σηµαίνει ότι και η έξοδος του κυκλώµατος, θα γίνεται Υ=1. Αυτή η τιµή της εξόδου του κυκλώµατος επαληθεύει τη συνάρτησή µας. Στη δεύτερη περίπτωση και για τους ίδιους λόγους, η επιλογή της τιµής 1101 στην είσοδο του κυκλώµατος, ενεργοποιεί την είσοδο Ι13 του πολυπλέκτη, η τιµή της οποίας είναι 0. Αυτό έχει σαν αποτέλεσµα να έχουµε τώρα, Υ=0 στην έξοδο και να επαληθεύεται ξανά η συνάρτησή µας.

Σχήµα 2.4-7. Υλοποίηση λογικής συνάρτησης n µεταβλητών µε πολυπλέκτη 2nΧ1 Παρατηρείστε τέλος, ότι για τη συνάρτηση Υ δεν υπάρχει καµιά απλοποιηµένη έκφραση. (διαπιστώνεται εύκολα µε έναν χάρτη Καρνώ). Το κύκλωµα εποµένως της συνάρτησης, για µια AND-OR υλοποίηση, θα ήταν ένα ιδιαίτερα πολύπλοκο κύκλωµα, αφού θα χρειαζόταν 6 πύλες AND 4 εισόδων, µία πύλη OR 6 εισόδων και τους απαραίτητους αντιστροφείς για τις συµπληρωµατικές εισόδους. Η σχεδίαση εποµένως που δείξαµε είναι ιδιαίτερα συµφέρουσα, αφού υλοποιείται µε το Ο.Κ. ενός πολυπλέκτη 16Χ1. Υλοποίηση συνάρτησης n+1 µεταβλητών µε πολυπλέκτη 2nΧ1. Η συγκεκριµένη υλοποίηση απαιτεί µια δυσκολότερη τεχνική σχεδίασης του κυκλώµατος σε σχέση µε τη προηγούµενη, είναι όµως ιδιαίτερα συµφέρουσα. Ας δούµε την υλοποίηση της συνάρτησης : F(x,y,z) = Σ(0, 1, 2, 5). Για τη σχεδίαση θα χρησιµοποιηθεί ένας πολυπλέκτης 4x1, το πίνακα αλήθειας του οποίου δείχνει αναλυτικά ο πίνακας 2.4-1. Στον ίδιο πίνακα φαίνεται και ο πίνακας αλήθειας της συνάρτησης. Οι δύο περισσότερο σηµαντικές µεταβλητές της συνάρτησης οδηγούν και σ΄ αυτή τη περίπτωση τις εισόδους επιλογής του πολυπλέκτη και η επί πλέον µεταβλητή θα

Y

Ενερ. A →x B→y C→z D→w είσοδοι Y

0 0 0 0 I0 1 0 0 0 1 I1 0 0 0 1 0 I2 0 0 0 1 1 I3 1 0 1 0 0 I4 0 0 1 0 1 I5 1 0 1 1 0 I6 0 0 1 1 1 I7 0 1 0 0 0 I8 0 1 0 0 1 I9 1 1 0 1 0 I10 0 1 0 1 1 I11 0 1 1 0 0 I12 1 1 1 0 1 I13 0 1 1 1 0 I14 0 1 1 1 1 I15 1

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

1001010001001001

MUX 16Χ1

Έξοδος του κυκλώµατος

Είσοδοι του κυκλώµατος για την υλοποίηση της Υ

x y z w


66

οδηγεί την ενεργοποιηµένη κάθε φορά είσοδο δεδοµένων του πολυπλέκτη, όπως φαίνεται στο πίνακα. Έξοδος του κυκλώµατος θα είναι η έξοδος του πολυπλέκτη. Πίνακας 2.4-1. Υλοποίηση της συνάρτησης : F(x y z) = Σ(0, 1, 2, 5)

Σχήµα 2.4-8. Υλοποίηση της συνάρτησης : F(x, y, z) = Σ(0, 1, 2, 5)

Στη πρώτη στήλη του πίνακα υπάρχουν όλοι οι συνδυασµοί των τιµών των µεταβλητών (x, y και z) της συνάρτησης, οι οποίες θα οδηγούν, όπως ήδη αναφέραµε, τις γραµµές επιλογής του πολυπλέκτη Β και Α καθώς και την ενεργοποιηµένη κάθε φορά είσοδο του πολυπλέκτη, όπως αυτή θα προκύπτει από της τιµές των Β και Α. Έτσι, οι τιµές των γραµµών επιλογής του πολυπλέκτη Β και Α που οδηγούνται από τις τιµές των µεταβλητών x και y, θα καθορίζουν ποια από τις εισόδους (1C0,1C1,1C2,1C3) του πολυπλέκτη θα ενεργοποιείται κάθε φορά, ενώ η τιµή της ενεργοποιηµένης εισόδου θα καθορίζεται από τη τιµή της µεταβλητής z. Η δεύτερη στήλη του πίνακα δείχνει το τρόπο ενεργοποίησης των εισόδων του πολυπλέκτη, σύµφωνα µε το πίνακα αλήθειας του. Έτσι για το συγκεκριµένο πολυπλέκτη, οι τιµές Β=Α=0 των γραµµών επιλογής, ενεργοποιούν την είσοδο 1C0, οι τιµές Β=0 και Α=1 οδηγούν την είσοδο 1C1 κ.ο.κ., όπως ακριβώς φαίνεται στο πίνακα. Η τρίτη στήλη του πίνακα προκύπτει από το πίνακα αλήθειας του πολυπλέκτη και δείχνει τη τιµή της εξόδου του Υ κάθε φορά, η οποία έξοδος παράγει τη τιµή της επιλεγµένης είσοδό του. Η τελευταία στήλη του πίνακα περιέχει τις τιµές της προς υλοποίηση συνάρτησης F για κάθε συνδυασµό των τιµών των µεταβλητών της. Η στήλη αυτή πρέπει να επαληθεύει την έξοδο του κυκλώµατός που ζητάµε. Συγκρίνοντας τις δύο τελευταίες στήλες του πίνακα θα φτάσουµε εύκολα στη σχεδίαση του κυκλώµατος, σκεφτόµενοι ως εξής. Ας πάρουµε πρώτα τη περίπτωση που οι γραµµές επιλογής Β και Α παίρνουν και οι δύο τη τιµή 0. Τότε, όπως προκύπτει από το πίνακα αλήθειας του πολυπλέκτη, ενεργοποιείται η είσοδος 1C0. Η έξοδος του πολυπλέκτη και κατ΄ επέκταση η έξοδος του κυκλώµατός, θα πρέπει να πάρει τη τιµή της εισόδου 1C0. Αν δηλαδή το 1C0 είναι 0, να γίνει 0 ή αν το 1C0 είναι 1, να γίνει 1. Από το πίνακα αλήθειας όµως της προς υλοποίηση συνάρτησης προκύπτει, ότι η συνάρτηση, ανεξάρτητα από τη τιµή του z, όταν τα Β και Α έχουν τιµή 0, γίνεται 1. Για να

Μεταβλητές της F(XYZ)

Είσοδοι MUX

x→B y→A z→1C 1C0 1C1 1C2 1C3

Έξοδος MUX Υ

Eξοδος F(XYZ)

0 0 0 0 Χ Χ Χ 0 1 0 0 1 1 Χ Χ Χ 1 1 0 1 0 Χ 0 Χ Χ 0 1 0 1 1 Χ 1 Χ Χ 1 0 1 0 0 Χ Χ 0 Χ 0 0 1 0 1 Χ Χ 1 Χ 1 1 1 1 0 Χ Χ Χ 0 0 0 1 1 1 Χ Χ Χ 1 1 0

* Η µεταβλητή z οδηγεί την ενεργοποιηµένη κάθε φορά είσοδο του πολυπλέκτη

1C0→1 1C1→Z′ 1C2→Z 1C3→0

x

Y=F(x,y,z)y

z 1C0

1C1 1C2 1C3

A B

G

+Vcc


67

επαληθεύεται αυτό από τη λειτουργία του κυκλώµατος θα πρέπει η είσοδος 1C0 του πολυπλέκτη να βρίσκεται µόνιµα σε λογικό 1 (γραµµή τροφοδοσίας του Ο.Κ.), όπως χαρακτηριστικά φαίνεται στο σχήµα 2.4-8. Με την ίδια λογική για Β=0 και Α=1 έχουµε ενεργοποίηση της εισόδου 1C1 του πολυπλέκτη. Σε αυτή τη περίπτωση, όπως προκύπτει από το πίνακα, η έξοδος του κυκλώµατος θα πρέπει να είναι 1, όταν το 1C1 είναι 0 και 0 όταν το 1C1 είναι 1. Για να συµβεί αυτό, η είσοδος 1C1 του πολυπλέκτη θα πρέπει να οδηγείται από τη συµπληρωµατική τιµή της µεταβλητής z. Αυτό γίνεται µε τη βοήθεια του αντιστροφέα, όπως φαίνεται στο κύκλωµα. Στη περίπτωση που έχουµε Β=1 και Α=0 ενεργοποιείται η είσοδος 1C2 και η έξοδος του πολυπλέκτη είναι 0 για 1C2=0 και 1 για 1C2=1. Εποµένως η είσοδος 1C2 θα οδηγείται χωρίς καµιά αλλαγή από τη τιµή της µεταβλήτής z. Στη τελευταία περίπτωση (Β=Α=1) έχουµε τη τιµή της συνάρτησης να γίνεται 0, ανεξάρτητα από τη τιµή της µεταβλητής z. Η ενεργοποιηµένη σ΄ αυτή τη περίπτωση εποµένως είσοδος 1C3 του πολυπλέκτη, θα πρέπει να βρίσκεται µόνιµα σε λογικό 0 (γείωση του κυκλώµατος). Γενικά θα πρέπει η τιµή που παίρνει η ενεργοποιηµένη κάθε φορά είσοδος του πολυπλέκτη, να είναι η κατάλληλη, ώστε στην έξοδο του πολυπλέκτη να επαληθεύεται η συνάρτηση την οποία υλοποιεί το κύκλωµα. Είναι προφανές ότι, αν η έξοδος του κυκλώµατος γίνεται 0 ή 1 ανεξάρτητα από τη τιµή της µεταβλητής που οδηγεί αυτή την είσοδο, η συγκεκριµένη είσοδος του πολυπλέκτη θα οδηγείται µόνιµα στη γείωση ή στη τροφοδοσία του κυκλώµατος, αντίστοιχα. Στο σχήµα 2.4-9 φαίνεται ακόµα µια παρόµοια σχεδίαση, που αφορά την υλοποίηση της συνάρτησης F(x,y,z) που απεικονίζεται στο πίνακας αλήθειας του σχήµατος 2.4-9. Η υλοποίηση πραγµατοποιείται µε τον πολυπλέκτη του προηγούµενου παραδείγµατος. Σχήµα 2.4-9. Υλοποίηση της συνάρτησης F(x,y,z) Εκτός των δύο υλοποιήσεων που αναφέραµε, ένας πολυπλέκτης µπορεί να χρησιµοποιηθεί µε πολλούς ακόµα τρόπους στην υλοποίηση ψηφιακών κυκλωµάτων. Θα δούµε στη συνέχεια ένα απλό τέτοιο σχεδιασµό που αφορά το κύκλωµα, του οποίου η έξοδος, µε δύο γραµµές επιλογή, µπορεί να παράγει το λογικό άθροισµα δύο µεταβλητών, το λογικό γινόµενο και τα συµπληρώµατά τους. Σχήµα 2.4-10. Υλοποίηση µε πολυπλέκτη

x y z F 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1

1C0→ Z′

1C1→ 0 1C2→ Z 1C3→ 1

x y

z

Y=F(xyz)

+Vcc

1C0 1C1 1C2 1C3

A B

β. Σχηµατικό διάγραµµα για το παράδειγµα 3

S1 S0 Έξοδος Υ 0 0 Ι0 = Α.Β 0 1 Ι1 = (ΑΒ)′ 1 0 Ι2 = Α+Β 1 1 Ι3 = (Α+Β)′

α. Συνοπτικός πίνακας για το παράδειγµα 3

A

BY

MUX 2Χ1

S1 S0

Ι0

Ι2

Ι1

Ι3


68

Για την υλοποίηση αυτού του κυκλώµατος θα χρησιµοποιήσουµε έναν πολυπλέκτη 4Χ1 καθώς επίσης µία πύλη OR και µια πύλη AND δύο εισόδων, οι οποίες θα παράγουν το λογικό άθροισµα και το λογικό γινόµενο αντίστοιχα, των µεταβλητών Α και Β καθώς και δύο αντιστροφείς για τα συµπληρώµατά τους. Στις τέσσαρες γραµµές εισόδου δεδοµένων του πολυπλέκτη θα οδηγούνται τα Α+Β, Α.Β, (Α+Β)′ και (Α.Β)′. Οι γραµµές επιλογής S1 και S0 θα διαλέγουν ποια από τις εισόδους του πολυπλέκτη θα ενεργοποιείται περνώντας στην έξοδό του το περιεχόµενό της. Η έξοδος του πολυπλέκτη θα αποτελεί και την έξοδο του κυκλώµατος. Στο σχήµα 2.4-10 φαίνεται ο συνοπτικός πίνακας αλήθειας, που ανταποκρίνεται στη λειτουργία αυτού του κυκλώµατος καθώς και η υλοποίησή του.

Υλοποίηση πολυπλεκτών µε πύλες τριών καταστάσεων Η δυνατότητα των πυλών µε έξοδο τριών καταστάσεων (three-state) να συνδέονται σε κοινή γραµµή µεταφοράς δεδοµένων, µας δίνει τη δυνατότητα υλοποίησης πολυπλεκτών, χρησιµοποιώντας αποµονωτές τριών καταστάσεων (three-state byffers). Στο σχήµα 2.4-11 φαίνονται τα κυκλώµατα δύο τέτοιων πολυπλεκτών. Στο πρώτο κύκλωµα (πολυπλέκτης 2Χ1) οι έξοδοι των δύο αποµονωτών συνδέονται στη κοινή γραµµή Υ και η πύλη ΝΟΤ (είσοδος επιλογής) καθορίζει ποιός από τους δύο θα ενεργοποιείται, ώστε κάθε φορά να οδηγείται στη γραµµή Υ η είσοδος Α ή η είσοδος Β (σχήµα 2.4-11α). Είναι γνωστό, ότι µόνο ένας αποµονωτής µπορεί κάθε φορά να είναι ενεργοποιηµένος. Για το κύκλωµα µε το πολυπλέκτη 4Χ1 (σχήµα 2.4-11β) απαιτούνται τέσσαρες αποµονωτές τριών καταστάσεων, οι έξοδοι των οποίων είναι συνδεδεµένες στη γραµµή Υ και για την επιλογή του αποµονωτή που θα ενεργοποιείται κάθε φορά, χρησιµοποιούµε έναν αποκωδικοποιητή 2Χ4 µε τον τρόπο που δείχνει το κύκλωµα. Είναι η ίδια τεχνική που γνωρίσαµε στην εργαστηριακή άσκηση 4 της ενότητας 2.3. Έτσι, οι είσοδοι επιλογής του αποκωδικοποιητή, θα αποτελούν και τις εισόδους επιλογής του πολυπλέκτη.

Σχήµα 2.4-11. Υλοποίηση πολυπλεκτών µε πύλες τριών καταστάσεων

Είσοδοι επιλογής

Ενεργοποίηση

23

01

S1

S0 E

Αποκ-τής2X4

I1

I3

I2

I0 Υ

β. πολυπλέκτης 4Χ1

α. πολυπλέκτης 2Χ1

Β

Α

Είσοδος επιλογής

Υ


69

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Στο εργαστήριο θα υλοποιήσουµε κυκλώµατα πολυπλεκτών και αποπλεκτών µε πύλες, θα γνωρίσουµε ολοκληρωµένα κυκλώµατα πολυπλεκτών και αποπλεκτών, θα υλοποιήσουµε κυκλώµατα λογικών συναρτήσεων µε Ο.Κ. πολυπλεκτών και τέλος θα σχεδιάσουµε και θα υλοποιήσουµε διατάξεις MUX/DEMUX. Άσκηση 1 Υλοποιήστε τα κυκλώµατα : α. Πολυπλέκτη 2Χ1 και επαληθεύστε τη λειτουργία του (µην αποσυνδέσετε το κύκλωµα). β. Αποπλέκτη 1Χ2 και επαληθεύστε τη λειτουργία του (µην αποσυνδέσετε το κύκλωµα). Για την υλοποίηση των κυκλωµάτων χρησιµοποιήστε τα Ο.Κ. 7404, 7408 και 7432. γ. Με τη βοήθεια των παραπάνω κυκλωµάτων υλοποιήστε τη διάταξη του σχήµατος 2.4-12, η οποία είναι µια διάταξη MUX/DEMUX 2Χ2 και µας παρέχει τη δυνατότητα µεταφοράς οποιασδήποτε εισόδου της διάταξης σε οποιαδήποτε έξοδό της, µε τη βοήθεια των επιλογών Sin και Sout, αντίστοιχα. Επαληθεύστε τη λειτουργία της διάταξης συµπληρώνοντας πειραµατικά έναν συνοπτικό πίνακα αλήθειας. δ. Βραχυκυκλώστε τώρα σε κοινή γραµµή τις επιλογές Sin και Sout και συµπληρώστε πειραµατικά έναν δεύτερο συνοπτικό πίνακα λειτουργίας της διάταξης. ∆ώστε τα συµπεράσµατά σας για τις δύο διαφορετικές υλοποιήσεις, όπως αυτές προκύπτουν από τους δύο πίνακες που συµπληρώσατε.

Σχήµα 2.4-12. Ψηφιακή διάταξη MUX / DEMUΧ 2Χ2

I0

I1

Γραµµή

µεταφοράς Ε1

Ε0 Eίσοδοι Έξοδοι

MUX 2X1

DEMUX 1X2

Sin SoutΕπιλογή εισόδου Επιλογή εξόδου

δ. Συµπέρασµα …………………………………………………………………………. ……….. ……………………………………………………………………………………………………

γ. MUX / DEMYX

β. DEMUX 1Χ2α. MUX 2X1

Συν. πίνακας γ. Si So E0 E1 Συν. πίνακας δ. Si So E0 E1


70

Άσκηση 2 Σχεδιάστε και υλοποιείστε το κύκλωµα της διάταξης του σχήµατος 2.4-12 χρησιµοποιώντας τα Ο.Κ. 74126 και 7404. (Υλοποίηση πολυπλέκτη µε tri-state) Τα Ο.Κ. 74151 και 74153. Το Ο.Κ. 74151 είναι ένας πολυπλέκτης 8x1 µε είσοδο ενεργοποίησης (S′) και δύο εξόδους τη κανονική και την συµπληρωµατική της. Το Ο.Κ. 74153 (διπλός πολυπλέκτης 4Χ1) είναι ένα ιδιαίτερα ενδιαφέρον O.K. περιέχει δύο πολυπλέκτες 4Χ1 τους Α και Β, µε κάθε πολυπλέκτη να διαθέτει τη δική του είσοδο ενεργοποίησης, οι οποίες συµβολίζονται µε τα G1΄ και G2΄ αντίστοιχα και κοινές γραµµές επιλογής για τους δύο πολυπλέκτες. Περισσότερες λεπτοµέρειες στα φύλλα δεδοµένων. Άσκηση 3 α. Επαληθεύστε τη λειτουργία του Ο.Κ. 47151 σαν πολυπλέκτη 8Χ1. β. Στο σχήµα 2.4-13 φαίνεται το κύκλωµα που υλοποιεί τη λογική συνάρτηση : F (x,y,z). Υπολογίστε το πίνακα αλήθειας της συνάρτησης µε βάση τη σχεδίαση του κυκλώµατος, υλοποιήστε το κύκλωµα στη συνέχεια και επαληθεύστε τη λειτουργία του. Σχήµα 2.4-13. Υλοποίηση της λογικής εξίσωσης F (x,y,z) µε το Ο.Κ. 74151 Άσκηση 4 α. Επαληθεύσετε τη λειτουργία του πολυπλέκτη Α του Ο.Κ. 74153. β. Υλοποιείστε το κύκλωµα της συνάρτησης F (x y z), που υπολογίσατε στη προηγούµενη άσκηση, χρησιµοποιώντας τώρα τον πολυπλέκτη Α του Ο.Κ. 74153 και επαληθεύστε τη λειτουργία του. Άσκηση 5 Σχεδιάστε έναν πολυπλέκτη 8Χ1 χρησιµοποιώντας τους δύο πολυπλέκτες του Ο.Κ. 74153 και όποιες πύλες κρίνετε απαραίτητες. Υλοποιείστε το κύκλωµα και επαληθεύστε τη λειτουργία του.

Vcc

F(XYZ)

74151

W

D0 D1D2D3D4D5D6D7

S′

Y

C B A

x y z

x y z F


71

Το Ο.Κ. 7442 σαν αποπλέκτης 1Χ8. Το Ο.Κ. 7442 το συναντήσαµε πρώτη φορά στην εργαστηριακή ενότητα της παραγράφου 2.3 Το γνωρίσαµε εκεί σαν κλασικό αποκωδικοποιητή BCD-σε-δεκαδικό (BCD to Decimal Decoder) ή σαν αποκωδικοποιητή 3Χ8, αν η είσοδος του D χρησιµοποιηθεί σαν είσοδος ενεργοποίησης (active LOW enable input). Εδώ θα το γνωρίσουµε και σαν αποπλέκτη 1X8. Αν ο ακροδέκτης D χρησιµοποιηθεί για την είσοδο δεδοµένων (data input) και οι είσοδοι C,B και A σαν γραµµές επιλογής, το Ο.Κ. 7442 λειτουργεί σαν αποπλέκτης 1Χ8. Άσκηση 6 Με βάση τα παραπάνω, υλοποιήστε το κατάλληλο κύκλωµα για να ελέγξετε τη λειτουργία του 7442 σαν αποπλέκτη 1x8.




72

Άσκηση 7 Σχεδιάστε και υλοποιείστε τα λογικά κυκλώµατα, που επαληθεύουν οι πίνακας λειτουργίας του σχήµατος 2.4-14. Τα S0 και S1 αντιπροσωπεύουν γραµµές επιλογής των κυκλωµάτων, ενώ οι έξοδοί τους Ε συµπεριφέρονται µε τον τρόπο που περιγράφεται από τους πίνακες. Για τη σχεδίαση του πρώτου (α) έχετε στη διάθεσή σας ένα Ο.Κ. 74153, ένα Ο.Κ. 7404 και ένα Ο.Κ. 7432, ενώ για τη σχεδίαση του δεύτερου (β) έχετε στη διάθεσή σας ένα Ο.Κ. 74153 και ένα Ο.Κ. 7400. Σχήµα 2.4-14.

S0 S1 E 0 0 A+B 0 1 Α.B 1 0 (A+B)′ 1 1 (A.B)′

S0 S1 E 0 0 A′ 0 1 B′ 1 0 A+B 1 1 (A+B)′

α. β.

Εργ. άσκηση 8α

Εργ. άσκηση 8β


73

Ασκήσεις-Προβλήµατα 1. Χρησιµοποιείστε έναν πολυπλέκτη 8Χ1 για να σχεδιάσετε το κύκλωµα που υλοποιεί τη συνάρτηση : F(x,y,z) = Σ(1,3,4,6,7) 2. Μία συνάρτηση Boole µε µεταβλητές Χ, Υ και Ζ υλοποιείται µε τον πολυπλέκτη του Ο.Κ. 74151, του οποίου οι είσοδοι επιλογής C, Β και Α οδηγούνται από τις τιµές των µεταβλητών Χ, Υ και Ζ, αντίστοιχα. Αν οι είσοδοι δεδοµένων του πολυπλέκτη παίρνουν τις τιµές, Ι0 = Ι3 = Ι4 = Ι7 = 1 και Ι1 = Ι2 = Ι5 = Ι6 =0, υπολογίστε τη συνάρτηση Boole που υλοποιεί ο πολυπλέκτης. 3. Για την υλοποίηση της συνάρτησης που υπολογίσατε στη προηγούµενη άσκηση, χρησιµοποιείστε τώρα τον έναν πολυπλέκτη του Ο.Κ 74153. 4. Σχεδιάστε έναν πολυπλέκτη 16Χ1 χρησιµοποιώντας τους δύο πολυπλέκτες του Ο.Κ. 74151. 5. Σχεδιάστε έναν πολυπλέκτη 16Χ1 χρησιµοποιώντας δύο πολυπλέκτες 8Χ1 και έναν πολυπλέκτη 2Χ1. 6. Τέσσαρες ανεξάρτητες µεταξύ τους ψηφιακές µονάδες διαθέτουν πληροφορίες σε οκτώ ανεξάρτητες εισόδους, η κάθε µία µε τέσσαρες ξεχωριστούς πολυπλέκτες. Ζητάµε το σχεδιασµό της ψηφιακής διάταξης, που θα µας επιτρέψει να επιλέγουµε τα δεδοµένα κάθε µιας από αυτές τις εξόδους ξεχωριστά. Για τη σχεδίαση έχετε στη διάθεσή σας 4 πολυπλέκτες 8Χ1 και έναν πολυπλέκτη 4Χ1. ∆ώστε το συνοπτικό πίνακα λειτουργίας του κυκλώµατος. 7. Σχεδιάστε το κύκλωµα µε εξόδους : Χ(Α,Β,C) = Σ(0,3,5,6) και Υ(Α,Β,C) = Σ(2,3,4,7). Έχετε στη διάθεσή σας για τη σχεδίαση τα Ο.Κ. 74153 και 7404. Σχήµα 2.4-15. 8. O χάρτης Καρνώ του σχήµατος 2.4-15 απεικονίζει τη συνάρτηση Ζ, η οποία υλοποιείται µε έναν πολυπλέκτη 4Χ1 και ένα εξωτερικό συνδυαστικό κύκλωµα, όπως δείχνει το σχηµατικό διάγραµµα του σχήµατος 2.4-15. Οι είσοδοι δεδοµένων (Ι0,Ι1,Ι2,Ι3)του πολυπλέκτη θα είναι συναρτήσεις των µεταβλητών C και D, αν εκφράσουµε την Ζ σαν συνάρτηση των C και D, όταν οι γραµµές επιλογής του πολυπλέκτη αντίστοιχα θα παίρνουν τιµές AB=00, AB=01, AB=10, AB=11. Η ενεργοποίηση των εισόδων επιλογής του πολυπλέκτη φαίνεται στο πίνακα του σχήµατος 2.4-15 9. Χρησιµοποιώντας και τα Ο.Κ. 74151 και 7442 σχεδιάστε το κύκλωµα της ψηφιακής διάταξη MUX/DEMUX 8Χ8, όπως αυτή φαίνεται στο σχηµατικό διάγραµµα του σχήµατος 2.4-16. Η διάταξη έχει τη δυνατότητα να µεταφέρει επιλεκτικά οποιαδήποτε από τις εισόδους Ιn0 - Ιn7 σε οποιαδήποτε από τις εξόδους Out0 - Out7. 10. Σχεδιάστε το κύκλωµα ενός πολυπλέκτη 8Χ1 χρησιµοποιώντας το κατάλληλο κύκλωµα αποκωδικοποιητή και πύλες τριών καταστάσεων.

0 1 0 0

1 0 1 0

0 0 0 1

1 0 1 0

ΑΒ CD

00 01 11 10

00 01 11 10

α. Συνάρτηση : Z(A,B,C,D)

A B E 0 0 Ι0 0 1 Ι1 1 0 Ι2 1 1 Ι3

β. Λειτουργία του πολυπλέκτη

γ. Σχηµατικό διάγραµµα του κυκλώµατος

Ι0

Ι1

Ι2

Ι3 Α Β

ΖMUX4Χ1

C

D

Συνδ. κύκλωµα


74

Σχήµα 2.4-16. ∆ιάταξη MUX/DEMUX 8Χ

11. Στο σχήµα 2.4-17 φαίνεται ένα σύστηµα µετάδοσης δεδοµένων, µέσω µιας κοινής γραµµής µεταφοράς, από το ποµπό Α1 στο δέκτη Ε2 και από το ποµπό Α2 στο δέκτη Ε1. Η επιλογή του δρόµου που θα “ανοίξει” κάθε φορά γίνεται από την είσοδο C. Σχεδιάστε το κύκλωµα του συστήµατος χρησιµοποιώντας ένα από τα Ο.Κ. 74125 ή 74126 (tri-state byffers) και το Ο.Κ. 7404 Σχήµα 2.1-17. Αρτηρία µιας γραµµής

MUX / DEMUX

8X8

Eπιλογές εισόδου

Eπιλογές εξόδου

Ιn0

Ιn1

Ιn2

Ιn3

Ιn4

Ιn5

Ιn6

Ιn7

Είσοδοι Έξοδοι

Ουt0

Ουt1

Ουt2

Ουt3

Ουt4

Ουt5

Ουt6

Ουt7

C

3-state byffer

3-state byffer

3-statebyffer

3-statebyffer

Α1 Α2

Ε1 Ε2

Συνδυαστικά κυκλώµατα. Κυκλώµατα ισοτιµίας - Συγκριτές

75

Η πύλη του αποκλειστικού Ή (Εxclusive OR) Η πύλη XOR, την οποία συναντήσαµε µε τις υπόλοιπες βασικές πύλες στην ενότητα 2-1, υλοποιεί τη πράξη του αποκλειστικού Ή (Exclusive OR). Η πράξη του αποκλειστικού Ή συµβολίζεται µε το σύµβολο ⊕ και εκτελεί τη λογική λειτουργία : Χ⊕Υ=Χ′Υ+ΧΥ′ Αυτό σηµαίνει, ότι η έξοδος της πύλης XOR µε εισόδους τις Χ και Υ γίνεται 1, µόνο όταν µία από τις εισόδους της είναι 1. Στη περίπτωση που και οι δύο είσοδοι της πύλης έχουν ίδια τιµή, η έξοδός της γίνεται 0.

Σχήµα 2.5-1. Πύλη XOR.

Στο σχήµα 2.5-1 φαίνονται το λογικό σύµβολο, ο πίνακας αλήθειας, µια υλοποίηση ANT-OR του αποκλειστικού Ή και η λογική συνάρτηση που υλοποιεί η πύλη XOR δύο εισόδων. Τη συµπληρωµατική συνάρτηση του αποκλειστικού Ή υλοποιεί η πύλη της ισοδυναµίας, η πύλη XNOR. Η λογική αυτή πράξη συµβολίζεται µε το : και ισχύει :

Χ Υ = (Χ⊕Υ)′ = Χ′Υ′+ΧΥ Αυτό σηµαίνει ότι η έξοδος της πύλης XNOR γίνεται 1, όταν και οι δύο είσοδοι της πύλης έχουν ίδια τιµή. Στο σχήµα 2.5-2 φαίνονται το λογικό σύµβολο, ο πίνακας αλήθειας, µια υλοποίηση AND-OR και η λογική συνάρτηση που υλοποιεί η πύλη XNOR δύο εισόδων.

Σχήµα 2.5-2. Πύλη XΝOR.

Για τη πράξη του αποκλειστικού Ή, αποδεικνύεται εύκολα, ότι ισχύουν οι εξής αλγεβρικές ταυτότητες :

2.5 ΚΥΚΛΩΜΑΤΑ ΙΣΟΤΙΜΙΑΣ-ΣΥΓΚΡΙΤΕΣ

Χ Υ Χ⊕Υ 0 0 0 0 1 1 1 0 1 1 1 0

α. Πίνακας αλήθειας πύλης XOR

Χ⊕Υ=Χ′Υ+ΧΥ′

γ. Λογική συνάρτηση πύλης XOR δ. Υλοποίηση AND-OR για τη πύλη XOR

Χ⊕Υ

X

Y

Υ

Χ

β. Σύµβολο πύλης

XY

Χ⊕Υ

Χ Υ (Χ⊕Υ)′ 0 0 1 0 1 0 1 0 0 1 1 1

α.Πίνακας αλήθειας πύλης XΝOR

(Χ⊕Υ)′=Χ′Υ′+ΧΥ

γ. Λογική συνάρτηση πύλης XΝOR δ. Υλοποίηση AND-OR για τη πύλη XΝOR

(Χ⊕Υ)′

X

Y

X

Y

β. Σύµβολο πύλης XΝOR

( Χ⊕Υ)′XY


76

Χ⊕0 = Χ , Χ⊕1 = Χ′ Χ⊕Χ = 0, Χ⊕Χ′ = 1 Χ′⊕Υ′ = Χ⊕Υ Χ′⊕Υ = (Χ⊕Υ)′ Χ⊕Υ′ = (Χ⊕Υ)′ Ισχύουν επίσης η αντιµεταθετική και η προσεταιριστική ιδιότητα, δηλαδή: X⊕Y=Y⊕X (X⊕Y)⊕Z=X⊕(Y⊕Z)=X⊕Y⊕Z Από τη τελευταία σχέση διαπιστώνουµε, ότι οι είσοδοι µιας πύλης XOR µπορεί να εναλλάσσονται χωρίς επίδραση στη λειτουργία της πύλης. Σηµαίνει επίσης πως έχουµε τη δυνατότητα δηµιουργίας πυλών µε περισσότερες των δύο εισόδων, χρησιµοποιώντας πύλες δύο εισόδων. Πύλες XOR µε περισσότερες των δύο εισόδων δεν διατίθενται στο εµπόριο επειδή παρουσιάζουν δυσκολία στη κατασκευή τους. Τις δηµιουργούµε χρησιµοποιώντας αντίστοιχες πύλες δύο εισόδων. Σε πολλές περιπτώσεις άλλωστε, αντί για πύλες XOR ακόµα και δύο εισόδων χρησιµοποιούµε ισοδύναµες υλοποιήσεις AND-OR καθώς επίσης και υλοποιήσεις ΝAND-ΝAND ή NOR-NOR. Στο σχήµα 2.5-3 φαίνονται ισοδύναµα κυκλώµατα µιας πύλης XOR και µιας πύλης XΝOR τριών εισόδων, σχεδιασµένα µε πύλες δύο εισόδων.

Σχήµα 2.5-3. Πύλες XOR και XΝOR τριών εισόδων.

Η πύλη XOR τέλος µπορεί να χρησιµοποιηθεί σαν αντιστροφέας ή αποµονωτής (Buffer), αν η µία από τις εισόδους της θεωρηθεί σαν γραµµή επιλογής της λειτουργίας της (σχήµα 2.5-4). Αν η γραµµή επιλογής έχει τιµή 1, η πύλη λειτουργεί σαν αντιστροφέας, ενώ, αν η τιµή της γίνει 0, συµπεριφέρεται σαν αποµονωτής.

Σχήµα 2.5-4. Λειτουργία της XOR σαν πύλης ΝΟΤ ή Buffer

∆ηµιουργία του κώδικα Gray Έχουµε συναντήσει το κώδικα Gray από τη πρώτη ενότητα χωρίς να έχουµε αναφερθεί όµως στο τρόπο δηµιουργίας του. Ο αντίστοιχος Gray ενός δυαδικού προκύπτει ως εξής : Σχήµα 2.5-5. Υλοποίηση κώδικα Gray.

α. XOR 3 εισόδων

Υ

A B C

Υ

AB C

β. XΝOR 3 εισόδων

Έξοδος Γραµµή επιλογής

Είσοδος

G3=B3 G2=B2⊕B3

G1=Bi⊕B2

G0= B0⊕B1

B3

B2

B1

B0

G3

G2

G1

G0

Κώδικας Gray ∆υαδική είσοδος


77

το MSB του κώδικα παραµένει ίδιο µε το αντίστοιχο του δυαδικού, ενώ τα επόµενα ψηφία του προκύπτουν από το αποκλειστικό Ή του αντίστοιχου ψηφίου του δυαδικού µε το αµέσως περισσότερο σηµαντικό του. Έτσι, οι σχέσεις που καθορίζουν τη δηµιουργία των ψηφίων του κώδικα Gray µε το ισοδύναµο δυαδικό του για µια 4-bit απεικόνιση (G3 G2 G1 G0) θα είναι αυτές που φαίνονται στο σχήµα 5.2-5, στο οποίο σχήµα επίσης φαίνεται και το κύκλωµα που παράγει το κώδικα.

Συναρτήσεις του αποκλειστικού Ή Μια λογική συνάρτηση µε περισσότερες των δύο µεταβλητών µπορεί να είναι µια συνάρτηση του αποκλειστικού Ή. Ονοµάζεται τότε περιττή (odd) και υλοποιείται µε πύλες XOR, ενώ η συµπληρωµατική της ονοµάζεται άρτια (even) συνάρτηση. Στο σχήµα 2.5-6 φαίνονται οι πίνακες αλήθειας και οι χάρτες Καρνώ για µια περιττή και µια άρτια συνάρτηση τριών µεταβλητών.

Σχήµα 2.5-6. Περιττή και άρτια συνάρτηση τριών µεταβλητών.

Οι συναρτήσεις του αποκλειστικού Ή (Exclusive OR) υλοποιούνται µε πύλες XOR και XΝOR. Στο σχήµα 2.5-7 φαίνονται οι υλοποιήσεις για µια περιττή και τη συµπληρωµατική της άρτια συνάρτηση τεσσάρων µεταβλητών. Μια περιττή συνάρτηση γενικά υλοποιείται µε m-1 πύλες XOR δύο εισόδων, αν m το πλήθος των µεταβλητών της συνάρτησης, ενώ µια άρτια συνάρτηση µε δύο m-2 πύλες XOR δύο εισόδων και µια XΝOR. Η τελευταία αντικαθιστά στην έξοδο του κυκλώµατος της περιττής συνάρτησης τη πύλη XOR. Αναµενόµενη υλοποίηση αφού τα δύο κυκλώµατα είναι συµπληρωµατικά. Σχήµα 2.5-7. Υλοποίηση περιττής και άρτιας συνάρτησης 4 εισόδων. Κώδικες ισοτιµίας (Parity code) Κώδικες ισοτιµίας δηµιουργούµε για τη µετάδοση δυαδικών πληροφοριών και είναι οι πιο απλοί κώδικες ανίχνευσης λαθών. Η κωδικοποιηµένη πληροφορία µεταδίδεται και έχουµε στη συνέχεια τη δυνατότητα ελέγχου της ασφαλούς ή όχι µετάδοσής της. Τα κυκλώµατα ελέγχου τα λέµε ελεγκτές ισοτιµίας. Το σηµαντικό µειονέκτηµα αυτών των ελεγκτών είναι, ότι ανιχνεύουν µόνο περιττό αριθµό λαθών. Η δηµιουργία κωδίκων ισοτιµίας είναι απλή και φαίνεται στους πίνακες 2.5-1α και 2.2-1β για µια 3-bit πληροφορία µε ψηφία τα Χ, Υ και Ζ. Όπως εύκολα διακρίνεται από το πίνακα 2.5-1α, η δηµιουργία του κώδικα περιττής

Μεταβλητές Περιττή Άρτια Α Β C Y Z 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0

α. Πίνακας αλήθειας περιττής και άρτιας συνάρτησης

0

1

00 01 11 10 XYZ

1 0 1 0

0 1 0 1 γ. Άρτια συνάρτηση

β. Περιττή συνάρτηση

00 01 11 10 XYZ

0 1 0 1

1 0 1 0

0

1

β. Υλοποίηση άρτιας συνάρτησης 4 εισόδων

F

AB

C

Dα.Υλοποίηση περιττής συνάρτησης 4 εισόδων

F

A B

C

D


78

ισοτιµίας προκύπτει αν προσθέσουµε ένα επί πλέον ψηφίο, το ψηφίο ισοτιµίας ( parity bit – P), στην προς µετάδοση πληροφορία, έτσι ώστε το σύνολο των 1 σε κάθε συνδυασµό των τιµών της να είναι περιττός αριθµός. Αντίστοιχα το ψηφίο που προσθέτουµε για τη δηµιουργία του κώδικα άρτιας ισοτιµίας, κάνει το σύνολο των 1 άρτιο σε κάθε συνδυασµό των τιµών των µεταβλητών της πληροφορίας. Τα κυκλώµατα τα οποία παράγουν κάθε φορά το ψηφίο ισοτιµίας, τα λέµε γεννήτριες ισοτιµίας.

Πίνακας 2.5-1. Κώδικες περιττής και άρτιας ισοτιµίας

Γεννήτριες ισοτιµίας (parity generators) Είναι τα κυκλώµατα που παράγουν το bit ισοτιµίας (P) για την αντίστοιχη κωδικοποίηση µιας πληροφορίας. Το bit αυτό προστίθεται σε µία δυαδική πληροφορία, έτσι ώστε το πλήθος των 1 της πληροφορίας να γίνεται, είτε περιττό, οπότε έχουµε κύκλωµα γεννήτριας περιττής ισοτιµίας, είτε άρτιο, οπότε έχουµε κύκλωµα γεννήτριας άρτιας ισοτιµίας.

2.5-8. Γεννήτριες ισοτιµίας

Για τον υπολογισµό του πίνακα αλήθειας µιας γεννήτριας περιττής ισοτιµίας θα πρέπει στη πρώτη στήλη του πίνακα να γραφούν όλοι οι συνδυασµοί των τιµών των µεταβλητών της προς κωδικοποίηση πληροφορίας και στη δεύτερη στήλη, η οποία αντιστοιχεί στη έξοδο Ρ της γεννήτριας, να βάλουµε 1 στις γραµµές που ο αριθµός των 1 είναι άρτιος. Ο πίνακας του σχήµατος 2.5-8 επαληθεύει αυτή τη λογική και αποτελεί το πίνακα αλήθειας ενός κυκλώµατος γεννήτριας περιττής ισοτιµίας 3 bits. Από το πίνακα αλήθειας εύκολα στη συνέχεια προκύπτει, ότι το bit ισοτιµίας (P) εκφράζεται σαν µια άρτια συνάρτηση των x, y και z. Άρα θα ισχύει : P = (x⊕y⊕z)′. Η υλοποίηση του κυκλώµατος φαίνεται στο σχήµα 2.5-8β. Αντίστοιχα µια γεννήτρια άρτιας ισοτιµίας θα παρήγαγε το bit ισοτιµίας, το οποίο θα εκφραζόταν σαν µια περιττή συνάρτηση των x, y και z. Τότε θα ίσχυε : P = x⊕y⊕z. Το κύκλωµα στο σχήµα 2.5-8γ υλοποιεί αυτή τη γεννήτρια.

P

xy z

β. Γεννήτρια περιττής ισοτιµίας

P

xy z

γ. Γεννήτρια άρτιας ισοτιµίας

Πληροφορία 3-bit Bit περιττής ισοτιµίας Είσοδος Έξοδος

x y z P 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0

α. Πίνακας αλήθειας περιττής ισοτιµίας

3-bit πληροφορία Bit 3-bit πληροφορία Bit X Y Z Ισοτιµίας (P) Χ Υ Ζ Ισοτιµίας (P) 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 1 1 0 1 0 1 1 0 1 1 1 0 0 1 1 1 0

1 1 1 1 α. Περιττή ισοτιµία β. Άρτια ισοτιµία


79

Ελεγκτές ισοτιµίας (Parity checkers) Είναι τα κυκλώµατα που ανιχνεύουν τυχόντα λάθη στη µετάδοση κάποιας πληροφορίας κωδικοποιηµένης µε κώδικα ισοτιµίας. Υπάρχουν ελεγκτές άρτιας και ελεγκτές περιττής ισοτιµίας. Ο ελεγκτής άρτιας ισοτιµίας δέχεται σαν είσοδο µια κωδικοποιηµένη µε άρτια ισοτιµία πληροφορία και η έξοδός του γίνεται 1, όταν διαπιστωθεί λάθος στη µετάδοση. Λάθος στη µετάδοση υπάρχει, όταν ο αριθµός των 1 στην είσοδο του ελεγκτή είναι περιττός. Η έξοδος του ελεγκτή θα παραµένει στο 0, όσο ο αριθµός των 1 στην είσοδο του ελεγκτή είναι άρτιος.

Σχήµα 2.5-9. Ελεγκτές ισοτιµίας. Ο πίνακας αλήθειας του σχήµατος 2.5-9α αντιστοιχεί στον σχεδιασµό ενός 4-bit ελεγκτή άρτιας ισοτιµίας. Από τον πίνακα προκύπτει εύκολα, ότι η έξοδος C εκφράζεται σαν µια περιττή συνάρτηση και εποµένως θα ισχύει : C=x⊕y⊕z⊕P. Το κύκλωµα που την υλοποιεί φαίνεται στο σχήµα 2.5-9β. Με την ίδια λογική έχει σχεδιασθεί και το κύκλωµα του 4-bit ελεγκτή περιττής ισοτιµίας που φαίνεται στο σχήµα 2.5-9γ.

Συγκριτές µεγέθους

Οι συγκριτές µεγέθους είναι κυκλώµατα που µας δίνουν τη δυνατότητα σύγκρισης δύο µεγεθών. Η σύγκριση στις εισόδους τους γίνεται ψηφίο - ψηφίο, οι δε έξοδοί τους µπορούν να καθορίζουν το ίσο, το µεγαλύτερο ή το µικρότερο των υπό σύγκριση µεγεθών. Το πλέον απλό τέτοιο κύκλωµα είναι προφανώς το κύκλωµα που συγκρίνει στην είσοδό του δύο ψηφία και σαν τέτοιο µπορεί να θεωρηθεί και µια απλή πύλη XOR ή XNOR δύο εισόδων. Η έξοδος της XOR θα γίνεται 0, αν τα δύο δυαδικά ψηφία που φτάνουν στις εισόδους της είναι ίδια, ενώ η έξοδος της XNOR στην ίδια περίπτωση θα γινότανε 1. Θα σχεδιάσουµε στη συνέχεια ένα κύκλωµα συγκριτή δύο διψήφιων λέξεων, των Α(A0A1) και Β(B0B1), του οποίου η έξοδος θα γίνεται 1, όταν : Α=Β. Ο πίνακας αλήθειας για ένα τέτοιο κύκλωµα υπολογίζεται εύκολα και φαίνεται στο σχήµα 2.5-10. Από το πίνακα προκύπτει η εξίσωση της εξόδου του συγκριτή, η οποία είναι : Υ=A′1B1′A′0B′1+A′1B′1A0B0 +A1B1A′0B′0+A1B1A0B0 Υ=A′1B1′(A′0B′0+A0B0) + A1B1 (A′0B′0+A0B0) Υ= (A′0B′0+A0B0) (A′1B′1 +A1B1) ή (A0⊕B0)′ (A1⊕B1)′. Υ= (A0⊕B0)′ (A1⊕B1)′. Με δεδοµένη την εξίσωση εξόδου η υλοποίηση του κυκλώµατος είναι πια απλή διαδικασία. (σχήµα 2.5-10α). Στο σχήµα 2.5-10β φαίνεται και µια άλλη υλοποίηση, η οποία προκύπτει ως εξής : Υ(Α=Β) =(Α0⊕Β0)′ (Α1⊕Β1)′ =[(Α0⊕Β0)′ (Α1⊕Β1)′ ]′′ = [(Α0⊕Β0)+(Α1⊕Β1)]′

α. Πίνακας αλήθειας 4-bit ελεγκτή άρτιας ισοτιµίας

Είσοδος Ελεγκτή Έξοδος x y z P C 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0

β. Ελεγκτής άρτιας ισοτιµίας

x y

z P

C

γ. Ελεγκτής περιττής ισοτιµίας

C

x y

z P


80

Σχήµα 2.5-10. Πίνακας αλήθειας και κύκλωµα συγκριτή δύο ψηφίων

Ο τρόπος υπολογισµού του συγκριτή που είδαµε στο προηγούµενο παράδειγµα δεν είναι ο πλέον ενδεδειγµένος. Για τη σχεδίαση του συγκριτή δύο διψήφιων λέξεων χρειάστηκε ένας πίνακα αλήθειας 16 γραµµών, ενώ γενικά για συγκριτή δύο λέξεων n ψηφίων θα χρειαζόµαστε 22n γραµµές. Ο σχεδιασµός µ΄ αυτό τον τρόπο γίνεται υπερβολικά πολύπλοκος και γι΄ αυτό χρησιµοποιείτε µια αλγοριθµική διαδικασία. Τη δυνατότητα τέτοιου σχεδιασµού την επιτρέπουν τα ψηφιακά κυκλώµατα που παρουσιάζουν κάποια κανονικότητα. Οι συγκριτές είναι τέτοια κυκλώµατα. Αλγοριθµική διαδικασία για ένα τέτοιο κύκλωµα µπορεί να θεωρηθεί ο τρόπος, που κάθε άνθρωπος συγκρίνει τα σχετικά µεγέθη δύο αριθµών. Ας δούµε µια τέτοια διαδικασία για το προηγούµενο παράδειγµα. Ο τρόπος που σκεφτόµαστε για να διαπιστώσουµε ότι οι δύο λέξεις, Α και Β στο παράδειγµά µας, είναι ίσες, είναι ο εξής. Για να είναι Α=Β θα πρέπει : Α0=Β0 και Α1=Β1. Εποµένως για το κύκλωµά µας, θα έχουµε την έξοδο Χ να γίνεται 1, όταν Α0=Β0 και ταυτόχρονα Α1=Β1. Η πύλη ΧΝΟR κάνει την έξοδό της 1, όταν οι είσοδοί της είναι ίδιες. Η αλγεβρική έτσι έκφραση που θα επαληθεύει τη λειτουργία του συγκεκριµένου συγκριτή, θα είναι : X=(A0⊕B0)′ (A1⊕B1)′. Το κύκλωµα του συγκριτή εποµένως θα υλοποιείται µε δύο πύλες XNOR και µια πύλη AND, όπως φαίνεται στο σχήµα 2.5-10α. Γενικά για ένα συγκριτή, που η έξοδός του Χ γίνεται 1, όταν οι δύο είσοδοί του είναι ίδιες, ισχύει : Χ(A=B) =(Α0⊕Β0)′(Α1⊕Β1)′ … (Αn⊕Βn)′. Με την ίδια λογική µπορούµε να σχεδιάσουµε ακόµα δύο εξόδους για το συγκεκριµένο κύκλωµα, τις Y και Z, οι οποίες θα ανιχνεύουν τα : Α>Β και A<B, αντίστοιχα. Για A>B, η έξοδος Y θα γίνεται 1, όταν Α1=1 ΚΑΙ Β1=0 Ή Α1=Β1 ΚΑΙ Α0=1 ΚΑΙ B0=0. Αυτές είναι οι περιπτώσεις που το A είναι µεγαλύτερο του B, όπως τις αντιλαµβάνεται ο οποιοσδήποτε και εκφράζονται από τη λογική σχέση : Y(A>B) = Α1Β1′+(Α1⊕Β1)′Α0Β0′. Για A<B η έξοδος Ζ θα γίνεται 1, όταν Α1=0 ΚΑΙ Β1=1 Ή Α1=Β1 ΚΑΙ Α0=0 ΚΑΙ B0=1. Αυτές είναι οι περιπτώσεις που το A είναι µικρότερο του B και εκφράζονται από τη λογική σχέση : Z(Α<Β) =Α1′Β1+(Α1⊕Β1)′Α0′Β0

∆ιάταξη επαναληπτικής λογικής. Το σχηµατικό διάγραµµα του σχήµατος 2.5-11 δείχνει τον τρόπο δηµιουργίας µιας επαναληπτικής διάταξης λογικής. Μια τέτοια διάταξη αποτελείται από n ίδιες βαθµίδες οι

Α1 Β1 Α0 Β0 Υ 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1

Πίνακας αλήθεια διψήφιου συγκριτή

Υ

Α0

Β0

Α1

Β1 α.

β.

Α0

Β0

Α1

Β1

Υ

Υλοποιήσεις διψήφιου συγκριτή Υ(Α=Β) =(Α0⊕Β0)′ (Α1⊕Β1)′


81

οποίες τοποθετούνται δίπλα-δίπλα. Οι έξοδοι CO (οριζόντιες έξοδοι) συνδέονται µε τις εισόδους CI (οριζόντιες είσοδοι), όπως φαίνεται στο σχήµα. Τις οριζόντιες εισόδους θα τις συναντήσετε σε πολλά ολοκληρωµένα κυκλώµατα σαν Cascading inputs. Η οριζόντια έξοδος της πρώτης βαθµίδας συνδέεται µε την οριζόντια είσοδο της επόµενης βαθµίδας. Οι οριζόντιες είσοδοι της πρώτης βαθµίδας παίρνουν πάντα µια συγκεκριµένη τιµή (C0 στο παράδειγµα του σχήµατος). Οι κύριες είσοδοι του κυκλώµατος είναι οι κατακόρυφες είσοδοι PI( PI0 PI1 ….PIn-1). To κύκλωµα µπορεί να έχει, εκτός των οριζοντίων εξόδων του (C1, C2...Cn) και κατακόρυφες εξόδους PΟ ( PΟ0 PΟ1...PΟn-1).

Σχήµα 2.5-11. Block ∆ιάγραµµα επαναληπτικής διάταξης λογικής.

Στο σχήµα 2.5-12 φαίνεται µια τέτοια διάταξη (8-bit συγκριτής) σχεδιασµένη µε δύο 4-bit συγκριτές (Ο.Κ. 7485), την οποία θα δούµε και στις εργαστηριακές ασκήσεις. Οι έξοδοι (OA<B, OA<B, OA<B) του πρώτου chip (κατακόρυφες έξοδοι) θα συνδεθούν µε τις οριζόντιες εισόδους (Cascading inputs) του δεύτερου chip ΙA<B, ΙA<B, ΙA<B, ενώ οι οριζόντιες είσοδοι του πρώτου chip θα πάρουν συγκεκριµένες τιµές, όπως αυτές προβλέπονται από τους κατασκευαστές του chip και δίδονται στα data books.

Σχήµα 2.5-12. Block ∆ιάγραµµα επαναληπτικής διάταξης λογικής.

Κατακόρυφες έξοδοι

Cn

Cn-1 C0 C1 C2

PI n-1 PI0 PI1

CI CO

PO

PI CI CO

PO

PICI CO

PO

PI

POn-1 PO0 PO1

Κύριες είσοδοι

OA<B

OA>B

OA=B

I A<B

I A>B I A=B

A0 B0 A1 B1 A2 B2 A3 B3

ΟΚ 7485

I A<B

I A>B I A=B

O A<B

O A>B O A=B

A4 B4 A5 B5 A6 B6 A7 B7

ΟΚ7485


82

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ

Στο εργαστηριακό µέρος θα σχεδιάσουµε και θα υλοποιήσουµε κυκλώµατα που αφορούν γενικά εφαρµογές των πυλών του αποκλειστικού Ή. Θα δούµε απλά κυκλώµατα µε πύλες XOR, το τρόπο κωδικοποίησης και µετάδοσης µιας πληροφορίας µε ταυτόχρονο έλέγχο του σωστού της µετάδοσης καθώς και και κυκλώµατα συγκριτών µεγέθους,γνωρίζοντας τον 4-bit συγκριτή του Ο.Κ. 7485.

Άσκηση 1 Να σχεδιάσετε και να υλοποιήσετε το κύκλωµα που µετατρέπει έναν 4-bit κώδικα Gray σε δυαδικό. Χρησιµοποιείστε το Ο.Κ.7486. Άσκηση 2 Αφού κατανοήσετε καλά το τρόπο λειτουργίας της διάταξης του σχήµατος 2.5-13, σχεδιάστε ηλεκτρονικά και υλοποιήστε το κύκλωµά της. Επαληθεύστε στη συνέχεια τη λειτουργία του κυκλώµατος εισάγοντας πρώτα περιττό και στη συνέχεια άρτιο αριθµό σφαλµάτων µε τη βοήθεια του αντίστοιχου κυκλώµατος. Σηµειώστε τις διαπιστώσεις σας. Για την υλοποίηση του κυκλώµατος χρησιµοποιείστε τρία Ο.Κ. 7486. Στο σχήµα 2.5-13 φαίνεται µια ψηφιακή διάταξη, η οποία περιλαµβάνει µια γεννήτρια άρτιας ισοτιµίας, που κωδικοποιεί την 3-bit πληροφορία (Α2,Α1,Α0) έναν ελεγκτή άρτιας ισοτιµίας και ένα κύκλωµα το οποίο µας δίνει τη δυνατότητα εισαγωγής κάποιου σφάλµατος κατά τη µετάδοση της πληροφορίας. Η γεννήτρια άρτιας ισοτιµίας κωδικοποιεί τη διαθέσιµη για µετάδοση πληροφορία δηµιουργώντας το bit ισοτιµίας (Ρ), ενώ ο ελεγκτής άρτιας ισοτιµίας ελέγχει το έγκυρο της µετάδοσης. Η έξοδος του ελεγκτή γίνεται 1 όταν υπάρχει σφάλµα στη µετάδοση. Το κύκλωµα τέλος, που παρεµβάλλεται µεταξύ ποµπού και δέκτη, έχει τη δυνατότητα εισαγωγής σφάλµατος σ΄ οποιαδήποτε γραµµή µετάδοσης της πληροφορίας.

Σχήµα 2.5-13. Ψηφιακή διάταξη για την εργαστηριακή άσκηση 2.

Κύκλωµα εισαγωγήςσφάλµατος

Α0

Α1

Α2

P

∆ιακόπτεςελέγχου

1 : Λάθος 0 : Σωστό P

Α0

Α1

Α2

Γεννήτριαάρτιας ισοτιµίας

Έλεγχος

Ελεγκτήςάρτιας ισοτιµίας


83

Άσκηση 3 Σχεδιάστε και υλοποιείστε κύκλωµα συγκριτή δύο ψηφίων (Α και Β), του οποίου οι έξοδοι Χ, Υ και Ζ θα δίνουν τα Α=Β, Α>Β, και Α<Β, αντίστοιχα. Χρησιµοποιείστε τα Ο.Κ. 7486, 7404 και 7408. Επαληθεύστε τη λειτουργία του.

Το Ο.Κ. 7485 ( 4-bit συγκριτής). Το Ο.Κ. 7485 είναι ένας συγκριτής µεγέθους, ο οποίος έχει τη δυνατότητα να συγκρίνει στην είσοδό του δύο τετραψήφιες λέξεις, τις Α(Α3 Α2 Α1 Α0) και Β(Β3 Β2 Β1 Β0) και στην έξοδό του να δίνει τα Α=Β, Α>Β και Α<Β. Έχει επίσης τη δυνατότητα να συνδεθεί στη σειρά µε ένα ίδιο Ο.Κ., χωρίς επί πλέον συρµάτωση, για τη δηµιουργία ενός 8-bit συγκριτή κ.ο.κ. Η δυνατότητα αυτή παρέχεται από τις εισόδους Cascading (Cascading inputs). Περισσότερες πληροφορίες για τις δυνατότητες του chip στα φύλλα δεδοµένων. Άσκηση 4 α. Επαληθεύστε τη λειτουργία του του Ο.Κ. 7485. ∆ώσετε στις εισόδους Cascading για τη σωστή λειτουργία της εργαστηριακής άσκησης τις τιµές : ΙΑ<Β=0, ΙΑ>Β=0 και ΙΑ=Β=1. β. Χρησιµοποιώντας δύο Ο.Κ. 7485 και έχοντας υπ΄ όψη σας τη διαδικασία δηµιουργίας επαναληπτικών διατάξεων λογικής, υλοποιείστε κύκλωµα ενός 8-bit συγκριτή, όπως τον γνωρίσαµε στο σχήµα 2.5-12 και επαληθεύστε τη λειτουργία του.

Το συγκεκριµένο κύκλωµα θα συγκρίνει τις 8-bit λέξεις Α7 Α6………Α0 και Β7 Β6………….Β0. Το πρώτο chip θα χειρίζεται τα µικρότερης τάξης ψηφία των δύο υπό σύγκριση λέξεων. Θα έχουµε δηλαδή στη κύρια είσοδο του πρώτου chip τα ψηφία Α3 Α2 Α1 Α0 και Β3 Β2 Β1 Β0, ενώ το δεύτερο θα χειρίζεται


84

τα µεγαλύτερης τάξης ψηφία και στη κύρια είσοδό του θα έχουµε τα ψηφία : Α4 Α5 Α6 Α7 και Β4 Β5 Β6 Β7. Οι οριζόντιες έξοδοι του πρώτου chip (OΑ<Β, OΑ>Β, OΑ=Β) θα συνδέονται µε τις αντίστοιχες οριζόντιες εισόδους-είσοδοι cascading- του δεύτερου (ΙΑ<Β, ΙΑ>Β, ΙΑ=Β), ενώ οι είσοδοι cascading του πρώτου chip θα πρέπει να πάρουν τη κατάλληλη αρχική κατάσταση, σύµφωνα µε το σχεδιασµό του chip. Η έξοδος του κυκλώµατος παράγεται στις οριζόντιες εξόδους του δεύτερου ολοκληρωµένου κυκλώµατος.

Ασκήσεις-Προβλήµατα 1. Για µια πύλη XOR δύο εισόδων υπολογίστε τα ισοδύναµα κυκλώµατα : NAND-NAND και NOR-NOR. 2. Σχεδιάστε το κύκλωµα της λογικής συνάρτησης : F=x′y′z′w′ + x′y′zw + x′yz′w + x′yzw′ + xy′z′w + xy′zw′ + xyz′w′ + xyzw Χρησιµοποιείστε γι΄ αυτό µόνο πύλες XOR δύο εισόδων και µια πύλη NOT. 3. Για ένα κύκλωµα, του οποίου η είσοδος (Α3Α2Α1Α0) δέχεται µια πληροφορία κωδικοποιηµένη στο BCD κώδικα, υπολογίστε τη 2-bit έξοδό του (y1 y0), η οποία “διαβάζει” δυαδικά το πλήθος των 1 της εισόδου του. Απλοποιήστε µε χάρτες Καρνώ, όσο και όπου είναι δυνατόν, τις συναρτήσεις εξόδου y1 και y0 του κυκλώµατος, για να το σχεδιάσετε έχοντας στη διάθεσή σας από ένα Ο.Κ. 7408, 7432 και 7486. 4. Σχεδιάστε κύκλωµα µιας γεννήτριας η οποία παράγει το bit άρτιας ισοτιµίας για τη κωδικοποίηση µιας 6-bit πληροφορίας. 5. Σχεδιάστε το κύκλωµα ελεγκτή για τον έλεγχο της κωδικοποιηµένης πληροφορίας της προηγούµενης άσκησης. 6. Σχεδιάστε το κύκλωµα ενός συγκριτή δύο διψήφιων λέξεων, των Α και Β, του οποίου οι τρεις έξοδοι Χ, Υ και Ζ θα δίνουν αντίστοιχα τα : Α=Β, Α<Β και Α>Β. 7. Σχεδιάστε το κύκλωµα ενός συγκριτή δύο τετραψήφιων λέξεων, των Α και Β, του οποίου η έξοδος Χ θα γίνεται 1 όταν : Α=Β. 8. Σχεδιάστε το κύκλωµα ενός συγκριτή δύο πενταψήφιων λέξεων χρησιµοποιώντας ένα Ο.Κ. 7485 και µια πύλη XΝOR δύο εισόδων. Για τη σχεδίαση µελετείστε καλά από τα φύλλα δεδοµένων τη λειτουργία του Ο.Κ. και εκµεταλλευτείτε σωστά τις εισόδους cascading.

.

Συνδυαστικά κυκλώµατα. Αριθµητικά κυκλώµατα

85

∆υαδικές αριθµητικές πράξεις Οι αριθµητικές πράξεις µε δυαδικούς αριθµούς δεν διαφέρουν σε τίποτα και ακολουθούν τους ίδιους κανόνες µε τις γνωστές µας πράξεις στο δεκαδικό σύστηµα. Θα δούµε στη συνέχεια τις πράξεις της πρόσθεσης, της αφαίρεσης και του πολλαπλασιασµού θετικών δυαδικών αριθµών. Στη πρόσθεση δύο δυαδικών αριθµών το άθροισµα υπολογίζεται όπως και στη πρόσθεση αριθµών στο δεκαδικό σύστηµα. Τα ψηφία του δυαδικού αθροίσµατος σε κάθε θέση θα είναι 0 ή 1. Το τυχόν κρατούµενο που προκύπτει σε κάποια θέση, θα προστίθεται στο ζευγάρι των ψηφίων της αµέσως επόµενης θέσης. Η αφαίρεση είναι κάπως δυσκολότερη. Εδώ το κρατούµενο (δανειζόµενο) σε κάποια θέση είναι ένα 1 από την αµέσως επόµενη σηµαντική θέση και προσθέτει εποµένως 2 στο ψηφίο του µειωτέου, όπως ακριβώς στο δεκαδικό σύστηµα προσθέτει το 10. Έτσι, η αφαίρεση 0-1, γίνεται 2-1=1. Θα δούµε στη συνέχεια µια πράξη δυαδικής πρόσθεσης (παράδειγµα 1) και µία πράξη δυαδικής αφαίρεσης (παράδειγµα 2). Παράδειγµα 1. Να υπολογιστεί το άθροισµα : 110011 + 101010

Παράδειγµα 2. Να υπολογιστεί η διαφορά : 101010 – 100110

Πολύ εύκολη πράξη τέλος και ίδια µε την αντίστοιχη στο δεκαδικό σύστηµα, είναι και ο πολλαπλασιασµός των δυαδικών αριθµών. Εδώ τα επιµέρους γινόµενα, το γινόµενο α και το γινόµενο β στο παράδειγµα του πολλαπλασιασµού που ακολουθεί (παράδειγµα 3), είναι είτε ο πολλαπλασιαστέος, όταν ο πολλαπλασιαστής είναι 1, είτε 0, όταν ο πολλαπλασιαστής είναι 0. Στη συνέχεια η πρόσθεση των επιµέρους γινοµένων ακολουθεί τη γνωστή πράξη της πρόσθεσης, η οποία δίνει και το τελικό γινόµενο. Ας δούµε το παράδειγµα. Παράδειγµα 3. Να υπολογιστεί το γινόµενο : 1010 x 01

Η πράξη της αφαίρεσης, όπως και γενικότερα οι πράξεις προσηµασµένων δυαδικών αριθµών, εκτελούνται µε διαφορετικό τρόπο στα αριθµητικά ψηφιακά κυκλώµατα. Σ’ αυτά τα κυκλώµατα για την επίτευξη ευκολότερων υλοποιήσεων χρησιµοποιούµε τις απεικονίσεις των συµπληρωµάτων των δυαδικών αριθµών.

Προσηµασµένοι δυαδικοί αριθµοί Όπως είναι γνωστό από τη συνηθισµένη αριθµητική οι θετικοί ακέραιοι αριθµοί, συµπεριλαµβανοµένου και του µηδενός, µπορούν να παρασταθούν και χωρίς πρόσηµο. Όταν όµως έχουµε και αρνητικούς αριθµούς, αυτοί δηλώνονται πάντα µε το πρόσηµο µείον

2-6. ΑΡΙΘΜΗΤΙΚΑ ΚΥΚΛΩΜΑΤΑ

Πρόσθεση 1000100 κρατούµενα 110011 προσθετέος +101010 προσθετέος 1011101 άθροισµα

Αφαίρεση 010000 δανιζόµενα 110011 µειωτέος - 101010 αφαιρετέος 001001 υπόλοιπο

Πολλαπλασιασµός 1010 πολλαπλασιαστέος 01 πολλαπλασιαστής 1010 α΄ γινόµενο 0000 β΄ γινόµενο 01010 τελικό γινόµενο


86

(-) µπροστά, ενώ οι θετικοί αριθµοί αντίστοιχα, µε το πρόσηµο συν (+). Τα ψηφιακά συστήµατα όµως δεν είναι δυνατόν να διακρίνουν τα συν και τα πλην των θετικών και αρνητικών αριθµών, αφού µπορούν να διαβάζουν µόνον 0 και 1. Είµαστε έτσι υποχρεωµένοι να απεικονίσουµε και τα πρόσηµα των αριθµών µε 0 και 1. Οι σχεδιαστές ψηφιακών συστηµάτων έχουν αναπτύξει για την απεικόνιση των αρνητικών αριθµών τρεις διαφορετικές τεχνικές. • Την απεικόνιση προσηµασµένου µέτρου. • Την απεικόνιση συµπληρώµατος ως προς 1 • Την ακεικόνιση συµπληρώµατος ως προς 2 Στην απεικόνιση προσηµασµένου µέτρου το περισσότερο σηµαντικό ψηφίο (MSB) του δυαδικού δηλώνει το πρόσηµο του αριθµού, ενώ τα υπόλοιπα ψηφία αναπαριστούν το µέτρο (απόλυτη τιµή) του αριθµού. Αν το ψηφίο αυτό, το bit του πρόσηµου όπως λέγεται, είναι 0, ο αριθµός είναι θετικός, ενώ αν το bit του πρόσηµου είναι 1, ο αριθµός είναι αρνητικός. Για τη µετατροπή ενός θετικού αριθµού, στον αντίστοιχό του αρνητικό µε το ίδιο µέτρο, αντικαθιστούµε το bit του πρόσηµου του θετικού µε το συµπλήρωµά του. Αντικαθιστούµε δηλαδή το 0 µε το 1. Αξιοπρόσεκτο εδώ είναι το γεγονός των δύο απεικονίσεων για το 0. Αυτό προσθέτει δυσκολίες στη σχεδίαση κυκλωµάτων που πραγµατοποιούν τέτοιες πράξεις, επειδή χρειάζονται επί πλέον κυκλώµατα για την άρση αυτού του προβλήµατος. Όσον αφορά το τρόπο πρόσθεσης δύο θετικών αριθµών είναι απλός. Σηµειώστε, ότι και η αφαίρεση γίνεται µε πρόσθεση του αντίθετου αριθµού του αφαιρετέου στο µειωτέο (π.χ. Χ+(-Υ)=Χ-Υ). Προσθέτουµε τους αριθµούς και δίνουµε στο αποτέλεσµα το ίδιο πρόσηµο, εφ΄ όσον τα πρόσηµα των προσθετέων είναι ίδια. Όταν τα πρόσηµα είναι διαφορετικά η πράξη γίνεται πολύπλοκη. Αφαιρούµε το µικρότερο µέτρο από το µεγαλύτερο και το πρόσηµο του αποτελέσµατος είναι το πρόσηµο του µεγαλύτερου µέτρου. Στην απεικόνιση συµπληρώµατος ως προς 1 (ones complement) οι θετικοί αριθµοί και το 0 απεικονίζονται όπως και στην απεικόνιση του προσηµασµένου µέτρου. Οι αρνητικοί αριθµοί προκύπτουν από το συµπλήρωµα ως προς 1 του αντίστοιχου θετικού. Το συµπλήρωµα ως προς 1 ενός δυαδικού αριθµού, όπως είναι γνωστό, βρίσκεται, αν αντικαταστήσουµε κάθε ψηφίο του αριθµού µε το συµπλήρωµά του. Πρακτικά αντικαθιστούµε τα 0 µε 1 και τα 1 µε 0 του αριθµού. Για απεικόνιση αριθµών n πλήθους ψηφίων έχουµε 2n ακεραίους προσηµασµένους δυαδικούς αριθµούς, από τους οποίους οι µισοί είναι θετικοί και οι άλλοι µισοί αρνητικοί. Το MSB είναι το ψηφίο του πρόσηµου (MSB=0 θετικός αριθµός και MSB=1 αρνητικός αριθµός). Το πλεονέκτηµα της απεικόνισης του συµπληρώµατος ως προς 1 είναι ο εύκολος τρόπος µε τον οποίο υπολογίζουµε τους αρνητικούς αριθµούς, αφού προκύπτουν σαν τα συµπληρώµατα ως προς 1 των αντίστοιχων θετικών. Η πράξη της πρόσθεσης και εδώ γίνεται εύκολα, ενώ η αφαίρεση γίνεται προσθέτοντας στο µειωτέο τον αρνητικό του αφαιρετέου : Α-Β = Α+(-Β). Όµως και εδώ, λόγω της ύπαρξης δύο απεικονίσεων για το 0, τα πράγµατα περιπλέκονται και η σχεδίαση ψηφιακών αριθµητικών κυκλωµάτων για πράξεις προσηµασµένων δυαδικών αριθµών γίνεται δύσκολη και περίπλοκη. Στην απεικόνιση συµπληρώµατος ως προς 2 ( twos complement) οι θετικοί αριθµοί και το µηδέν απεικονίζονται όπως στην απεικόνιση προσηµασµένου µέτρου, κάθε δε αρνητικός αριθµός είναι το συµπλήρωµα ως προς 2 του αντίστοιχου θετικού, ενώ έχουµε µόνο µία απεικόνιση για το µηδέν. Γενικά, µια απεικόνιση συµπληρώµατος ως προς 2 µε n ψηφία, δηµιουργεί το πολύ 2n ακέραιους προσηµασµένους αριθµούς. Θα υπάρχουν 2n-1–1 δυνατοί δυαδικοί συνδυασµοί που έχουν το MSB=0 και απεικονίζουν τους θετικούς ακέραιους αριθµούς από το 1 µέχρι το 2n-1 –1 και 2n-1 δυνατοί δυαδικοί συνδυασµοί που έχουν το MSB=1 και απεικονίζουν τους αρνητικούς ακέραιους αριθµούς από τον –2n-1 µέχρι τον –1. Άξιο παρατήρησης εδώ είναι το γεγονός, ότι υπάρχει ένας αρνητικός αριθµός, ο –2n-1 (ο αριθµός –8(10) για µια 4-bit απεικόνιση), που δεν έχει θετικό συµπλήρωµα (τον 2n-1 ). Οι πράξεις της πρόσθεσης και της αφαίρεσης µε τη τεχνική του συµπληρώµατος ως προς 2 αποτελούν σήµερα τη κυρίαρχη τεχνική στη σχεδίαση των ψηφιακών αριθµητικών


87

κυκλωµάτων. Η πράξη της αφαίρεσης εκτελείται µε πρόσθεση στο µειωτέο του συµπληρώµατος ως προς 2 του αφαιρετέου. Στη παράγραφο 1.2 αναφέρθηκαν δύο τρόποι υπολογισµού του συµπληρώµατος ως προς 2. Για το πρώτο τρόπο δείξαµε εκεί κάποια παραδείγµατα, ενώ για τον δεύτερο (υπολογίζω το συµπλήρωµα ως προς 1 του αριθµού και στη συνέχεια προσθέτω ένα 1 στο λιγότερο σηµαντικό ψηφίο του) θα δούµε δύο παραδείγµατα στη συνέχεια. Άλλωστε αυτός ο τρόπος υπολογισµού του συµπληρώµατος ως προς 2, είναι ο τρόπος που αξιοποιείται στα ψηφιακά αριθµητικά κυκλώµατα για την εκτέλεση των αριθµητικών πράξεων µεταξύ προσηµασµένων δυαδικών αριθµών. Παράδειγµα 4. Να βρεθεί το συµπλήρωµα ως προς 2 του δυαδικού : 1001 Παράδειγµα 5. Να βρεθεί το συµπλήρωµα ως προς 2 του δυαδικού : 0000 Θα έχουµε :

Παρατηρείστε στο παράδειγµα 5, ότι µετά τη πρόσθεση του 1 στο συµπλήρωµα ως προς 1 του αριθµού, προέκυψε τελικό κρατούµενο (κρατούµενο µεγαλύτερης τάξης). Στον υπολογισµό του συµπληρώµατος ως προς 2, αν προκύψει κρατούµενο µεγαλύτερης τάξης, αυτό αγνοείται. Ένα άλλο συµπέρασµα από το συγκεκριµένο παράδειγµα είναι ότι το 0 δεν έχει συµπλήρωµα ως προς 2. Αυτό γίνεται εύκολα κατανοητό, αφού σαν συµπλήρωµα ως προς 2 του δυαδικού 0000 προκύπτει το ίδιο το 0000.

Πράξεις προσηµασµένων δυαδικών αριθµών Στην ουσία η αναφορά µας στις αριθµητικές πράξεις προσηµασµένων δυαδικών αριθµών αφορά µόνο τη πράξη της πρόσθεσης, αφού η πράξη της αφαίρεσης µπορεί να γίνει µε πρόσθεση στο µειωτέο του αντίθετου αριθµού του αφαιρετέου :

( ± Α ) – (+Β) = ( ± Α ) + ( -Β) ( ± Α ) – (-Β) = ( ± Α ) + (+Β)

Στη συνέχεια θα δούµε το τρόπο εκτέλεσης αυτών των πράξεων µε τη τεχνική του συµπληρώµατος ως προς 2, τη σηµαντικότερη τεχνική για τους λόγους που αναφέραµε προηγούµενα. Στα παραδείγµατα 6, 7, 8 και 9 φαίνονται τέτοιες πράξεις. Προσέξτε το παράδειγµα 7. Αφορά τη πρόσθεση δύο αρνητικών αριθµών και το αποτέλεσµα της πράξης δίνει κρατούµενο µεγαλύτερης τάξης. Το κρατούµενο αυτό

1001 ∆υαδικός 0110 Συµπλήρωµα ως προς 1 +1 Προσθέτουµε ένα 1 0111 Συµπλήρωµα ως προς 2

0000 ∆υαδικός 1111 Συµπλήρωµα ως προς 1 +1 (1) 0000 Το τελικό κρατούµενο αγνοείται 0000 : Συµπλήρωµα ως προς 2

Παράδειγµα 6 Παράδειγµα 7 Ενδιάµεσα κρατούµενα 0 0 0 0 1 1 0 0 0 + 4 0 1 0 0 - 4 1 1 0 0 + + 2 + 0 0 1 0 + - 2 + 1 1 1 0 + 6 0 1 1 0 - 6 1 1 0 1 0 1 0 1 0 Το κρατούµενο αγνοείται


88

αγνοείται και το σωστό αποτέλεσµα διαµορφώνεται από το άθροισµα των δύο προσθετέων χωρίς το τελικό κρατούµενο. Τελικό κρατούµενο υπάρχει και στη πράξη του παραδείγµατος 8, ενώ στο τέταρτο παράδειγµα έχουµε σαν αποτέλεσµα το 1110, που αποτελεί την απεικόνιση σε συµπλήρωµα ως προς 2, του –2. Γενικά, για να υπολογίσουµε το µέτρο σε απεικόνιση συµπληρώµατος ως προς 2 ενός αρνητικού δυαδικού αριθµού υπολογίσουµε το συµπλήρωµα ως προς 2 του αριθµού.

Υπερχείλιση (overflow) Αν η δυαδική πράξη της πρόσθεσης (η αφαίρεση αναφέραµε ήδη ανάγεται σε πρόσθεση) δώσει αποτέλεσµα που υπερβαίνει το πεδίο τιµών του αριθµητικού συστήµατος (µεγαλύτερο του +2n-1–1 ή µικρότερο του -2n-1), τότε λέµε πως έχουµε υπερχείλιση. Αυτό θα συµβεί µόνο στη πρόσθεση µε τη τεχνική του συµπληρώµατος ως προς 2 για οµόσηµους δυαδικούς αριθµούς. Μια πρόσθεση θα εµφανίσει υπερχείλιση, όταν τα πρόσηµα των προσθετέων είναι ίδια και το πρόσηµο του αθροίσµατος διαφορετικό από αυτό των προσθετέων. Τα παραδείγµατα 10 και 11 δείχνουν δύο τέτοιες περιπτώσεις. Στο παράδειγµα 10 το άθροισµα δύο θετικών προσηµασµένων αριθµών, του +3(10) και του +6(10), δίνει σαν αποτέλεσµα το –7(10). Στο παράδειγµα 11 η αφαίρεση –3(10) – (+6(10) ) ανάγεται στη πρόσθεση –3(10) + (–6(10) ), το αποτέλεσµα της οποίας είναι ο +7(10). Και στα δύο παραδείγµατα έχουµε υπερχείλιση. Το άθροισµα στο παράδείγµα 10 είναι ο δεκαδικός +9, ο οποίος είναι µεγαλύτερος από τον +2n-1–1 (2n-1–1 =+7), ενώ το άθροισµα του παραδείγµατος 11 είναι ο δεκαδικός –9, ο οποίος είναι µικρότερος από τον -2n-1 (-2n-1 = –8). Στα κυκλώµατα υλοποίησης των αριθµητικών πράξεων η υπερχείλιση εντοπίζεται, είτε από το πρόσηµο στο αποτέλεσµα της πράξης, όπως αναφέρθηκε, είτε πιο πριν, από τη σύγκριση των κρατουµένων της πράξης εκατέρωθεν της θέσης πρόσηµου. Αν αυτά είναι διαφορετικά θα έχουµε υπερχείλιση. Προσέξτε το παράδειγµα 10. Το κρατούµενο πριν το bit του πρόσηµου είναι 1, ενώ το τελικό 0. Στο παράδειγµα 11 επίσης, το προηγούµενο κρατούµενο του bit του πρόσηµου είναι 0, ενώ το τελικό κρατούµενο είναι 1.

Παράδειγµα 8 Παράδειγµα 9 Ενδιάµεσα κρατούµενα 1 1 0 0 0 0 0 0 0 + 4 0 1 0 0 - 4 1 1 0 0 + - 2 + 1 1 1 0 + + 2 + 0 0 1 0 + 2 1 0 0 1 0 - 2 1 1 1 0 0 0 1 0 Το κρατούµενο αγνοείται

Παράδειγµα 10 1 1 0 0 Ενδιάµεσα κρατούµενα + 3 0 0 1 1 + + 6 + 0 1 1 0 + 9 1 0 0 1 ( -7 ) Υπερχείλιση

Παράδειγµα 11 0 0 0 0 Ενδιάµεσα κρατούµενα - 3 1 1 0 1 Συµπλήρωµα ως προς 2 του 3 - + 6 + 1 0 1 0 Συµπλήρωµα ως προς 2 του 6 - 9 1 0 1 1 1 (+7) Υπερχείλιση


89

Αριθµητικά κυκλώµατα Μια από τις πολλές χρήσεις των υπολογιστικών συστηµάτων είναι και η εκτέλεση των αριθµητικών πράξεων. Οι πράξεις εκτελούνται στο δυαδικό σύστηµα και τα κυκλώµατα που τις υλοποιούν ονοµάζονται αριθµητικά κυκλώµατα. Το κύκλωµα που εκτελεί τη πράξη της πρόσθεσης ονοµάζεται αθροιστής. Για τη πράξη της δυαδικής πρόσθεσης οι δυνατές περιπτώσεις που µπορεί να συναντήσει κανείς, είναι οι εξής :

Για τις τρεις πρώτες περιπτώσεις το άθροισµα που προκύπτει, αποτελείται από ένα µόνο ψηφίο, ενώ στην τέταρτη περίπτωση το άθροισµα αποτελείται από δύο ψηφία µε το σηµαντικότερο να είναι το κρατούµενο (carry). Όταν οι προσθετέοι περιέχουν και άλλα σηµαντικά ψηφία, τότε το κρατούµενο προστίθεται στο επόµενο πιο σηµαντικό ζευγάρι ψηφίων και η πρόσθεση αφορά πια τρία ψηφία. Το συνδυαστικό κύκλωµα που εκτελεί την πρόσθεση δύο ψηφίων λέγεται ηµιαθροιστής (Half Adder, σε συντοµογραφία HA), ενώ το αντίστοιχο κύκλωµα που εκτελεί την πρόσθεση τριών ψηφίων (δύο σηµαντικών και ενός από προηγούµενο κρατούµενο), λέγεται πλήρης αθροιστής (Full adder, FA). Συνδυαστικά αριθµητικά κυκλώµατα εκτελούν και τη πράξη της αφαίρεσης. Ο άµεσος τρόπος αφαίρεσης, αυτός δηλαδή που χρησιµοποιούµε όταν κάνουµε την πράξη στο χαρτί, είναι να αφαιρούµε κάθε ψηφίο του αφαιρετέου από το αντίστοιχο σε βάρος ψηφίο του µειωτέου. Η πράξη αυτή, εφ′ όσον το ψηφίο του µειωτέου είναι µεγαλύτερο από το αντίστοιχο του αφαιρετέου, δίνει σαν αποτέλεσµα την διαφορά τους (ένα δυαδικό ψηφίο), ενώ αν το ψηφίο του µειωτέου είναι µικρότερο από το ψηφίο του αφαιρετέου, δανειζόµαστε ένα 1 από την επόµενη σηµαντική θέση. Τα κυκλώµατα που εκτελούν την πράξη της αφαίρεσης είναι αντίστοιχα µε αυτά της πρόσθεσης, ο Ηµιαφαιρέτης (Half Subtacter, HS) και ο πλήρης αφαιρέτης (Full Subtacter, FS).

Ηµιαθροιστής Ο ηµιαθροιστής είναι ένα συνδυαστικό κύκλωµα που εκτελεί τη πρόσθεση δύο δυαδικών ψηφίων. Όπως δείχνει το λογικό σύµβολο του σχήµατος 2.6-1α, έχει δύο εισόδους για τα ψηφία που προσθέτει καθώς και δύο εξόδους, στις οποίες θα εµφανίζεται το άθροισµα S και το κρατούµενο C, που πιθανόν θα προκύψει κατά την εκτέλεση της πράξης. Ο πίνακας αλήθειας του σχήµατος (2.6-1β) επαληθεύει την λειτουργία ενός τέτοιου κυκλώµατος. Τα x και y αντιστοιχούν στους δύο προσθετέους, τα δε C και S στο τυχόν κρατούµενο και το άθροισµα αντίστοιχα του ηµιαθροιστή. Από τον πίνακα προκύπτουν εύκολα οι λογικές εξισώσεις για το άθροισµα S και το κρατούµενο C. Σχήµα 2.6-1. Ηµιαθροιστής Αυτές είναι: S = x′y +xy′ ή S = x ⊕ y και : C = x y. Η υλοποίηση του κυκλώµατος φαίνεται στο σχήµα 2.6-1γ.

0 0 1 1 + 0 + 1 + 0 + 1 0 1 1 1 0

α. Λογικό σύµβολο ηµιαθροιστή

xy

C

S

γ. Κύκλωµα ηµιαθροιστή

Είσοδοι Έξοδοι x

y S

C HA

Είσοδοι Έξοδοι x y C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0

β. Πίνακας αλήθειας ηµιαθροιστή


90

Πλήρης αθροιστής Το κύκλωµα ενός πλήρους αθροιστή, είναι ένα συνδυαστικό κύκλωµα µε τρεις εισόδους και δύο εξόδους, όπως δείχνει το λογικό του σύµβολο στο σχήµα 2.6-3α. Οι δύο είσοδοί, x και y, αντιστοιχούν στα δύο ψηφία των προσθετέων, ενώ η είσοδος Cin, σε τυχόν προηγούµενο κρατούµενο. Οι έξοδοι S και Cout του κυκλώµατος ανταποκρίνονται στο άθροισµα και το κρατούµενο εξόδου αντίστοιχα. Στο σχήµα 2.6-2 φαίνεται ο πίνακας αλήθειας ενός πλήρους αθροιστή, από τον οποίο προκύπτουν οι λογικές εξισώσεις των εξόδων S και Cout του κυκλώµατος. Για την έξοδο S θα έχουµε : S = x′y′Cin+x′yC′in+xy′C′in+xyCin

Σχήµα 2.6-2. Πλήρης αθροιστής

Από το χάρτη Καρνώ του σχήµατος 2.6-2 προκύπτει, ότι η συνάρτηση S για την έξοδο του αθροίσµατος, δεν απλοποιείται. Προκύπτει όµως, ότι αποτελεί µια περιττή συνάρτηση του αποκλειστικού Ή για τις µεταβλητές εισόδου του κυκλώµατος x, y, και Cin. Έτσι η έξοδος S θα είναι : S = x⊕y⊕Cin Για την έξοδο του κρατουµένου εξόδου Cout, µετά την απλοποίηση στο χάρτη Καρνώ (σχήµα 2.6-2), θα έχουµε : Cout = xy+yCin+xCin. Με γνωστές τις συναρτήσεις εξόδου για το κύκλωµα η υλοποίησή του προκύπτει εύκολα και φαίνεται στο σχήµα 2.6-3β.

Σχήµα 2.6-3. Πλήρης αθροιστής

Υπάρχουν αρκετές υλοποιήσεις για το κύκλωµα του πλήρη αθροιστή, όπως για παράδειγµα οι υλοποιήσεις AND-OR και OR-AND. Ένα κύκλωµα όµως πλήρους αθροιστή ιδιαίτερα γνωστό, είναι αυτό του σχήµατος 2.6-3γ. Η υλοποίηση του κυκλώµατος προκύπτει από δύο ηµιαθροιστές κατάλληλα συνδεδεµένους και µια πύλη OR. Η έξοδος S για το άθροισµα,

β.και γ. Υλοποιήσεις πλήρη αθροιστή

S

Cout

x

y

Cin

FA

α. Λογικό σύµβολο πλήρη αθροιστή

x y

S

Cout

Cin

HA HA γ.

x y Cin

S

Cout

β.

Είσοδοι Έξοδοι x y Cin Cout S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1

Πίνακας αλήθειας πλήρους αθροιστή

Έξοδος S

0

1

00 01 11 10x y Cin

0 1 0 1

1 0 1 0

Έξοδος Cout

0

1

00 01 11 10 x y Cin

0 0 1 0

1 1 1 1


91

όπως εύκολα παρατηρείτε, είναι το αποκλειστικό Ή του κρατουµένου εισόδου (Cin) µε την έξοδο του πρώτου ηµιαθροιστή : S=(x⊕y)⊕Cin = x⊕y⊕Cin), ενώ η έξοδος για το κρατούµενο είναι το λογικό OR των εξόδων για τα κρατούµενα των δύο ηµιαθροιστών : Cout = xy + Cin(x⊕y).

Ηµιαφαιρέτης Ο Ηµιαφαιρέτης (Half Subtacter, HS), το λογικό σύµβολο του οποίου φαίνεται στο σχήµα 2.6-4, επαληθεύει τον πίνακα αλήθειας, που επίσης φαίνεται στο ίδιο σχήµα. Τα ψηφία που εισάγονται στις εισόδους x και y αντιστοιχούν στον µειωτέο και τον αφαιρετέο. Στη µία του έξοδο παράγει τη διαφορά τους x-y=D (Difference), ενώ στην έξοδο B (Borrow) παράγεται το δανεικό. Αυτό δηλαδή που πιθανόν έχουµε δανειστεί από την επόµενη σηµαντική θέση για να προχωρήσει η πράξη, όταν ο µειωτέος είναι µικρότερος από τον αφαιρετέο. Από τον πίνακα αλήθειας (σχήµα 2.6-4β) προκύπτουν εύκολα οι λογικές εξισώσεις της διαφοράς και του κρατούµενου. Αυτές είναι :

D = x′y+xy′ ή D = x ⊕ y (ίδια µε του ηµιαθροιστή) και : B = x′y

Σχήµα 2.6-4. Ηµιαφαιρέτης

Με δεδοµένες τις εξισώσεις εξόδου του κυκλώµατος (D και B) καταλήγουµε εύκολα στη σχεδίασή του, η οποία φαίνεται στο σχήµα 2.6-4γ. Από τη σχεδίαση των κυκλωµάτων του ηµιαθροιστή και του ηµιαφαιρέτη προκύπτει, ότι τα δύο κυκλώµατα διαφέρουν µόνο ως προς την έξοδο των κρατουµένων τους.

Πλήρης αφαιρέτης Ο πίνακας αλήθειας του σχήµατος 2.6-5α περιγράφει την λειτουργία ενός τέτοιου κυκλώµατος. Το κύκλωµα, το λογικό σύµβολο του οποίου φαίνεται στο σχήµα 2.6-6α, έχει τη δυνατότητα µε την είσοδο Βin, να προσθέτει στον αφαιρετέο (y) κάποιο πιθανό δανεικό από προηγούµενη θέση. Από τον πίνακα γίνεται εύκολα κατανοητό, ότι η εξίσωση της διαφοράς D για τον πλήρη αφαιρέτη, είναι ίδια µε αυτή για το άθροισµα S του πλήρη αθροιστή (περιττή συνάρτηση των x, y και Βin). Έτσι η έξοδος για τη διαφορά D θα είναι, D=x⊕y⊕Βin (ίδια µε του αθροιστή) και για το κρατούµενο εξόδου (Βout), µετά την απλοποίηση στο χάρτη Καρνώ (σχήµα 2.6-5β), θα έχουµε : Βout = x′Βin+x′y+yΒin. Σχήµα 2.6-5. Πλήρης αφαιρέτη.

Είσοδοι Έξοδοιx

y D

Β HS

α. Λογικό σύµβολο ηµιαφαιρέτη γ. Κύκλωµα ηµιαφαιρέτη

xy

B

D Είσοδοι Έξοδοι x y Β D 0 0 0 0 0 1 1 1 1 0 0 1 1 1 0 0

β. Πίνακας αλήθειας ηµιαφαιρέτη

Είσοδοι Έξοδοι x y Βin Bout D 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1

α. Πίνακας αλήθειας πλήρους αφαιρέτη

0

1

00 01 11 10x

yΒin

0 1 1 1

0 0 1 0

β. Έξοδος Βout


92

Από τις συναρτήσεις εξόδου D και Βout θα προκύψει για το πλήρη αφαιρέτη µια υλοποίηση παρόµοια µε την αντίστοιχη για το πλήρη αθροιστή (2.6-3β). Εύκολα επίσης θα σχεδιάσουµε και τις AND-OR ή OR-AND υλοποιήσεις. Ενδιαφέρον όµως και για το κύκλωµα του πλήρους αφαιρέτη, παρουσιάζει το κύκλωµα του σχήµατος 2.6-6β.

Σχήµα 2.6-6. Κύκλωµα πλήρους αφαιρέτη. Όπως και το αντίστοιχο κύκλωµα για το πλήρη αθροιστή, προέκυψε από τη σύνδεση δύο ηµιαφαιρετών. Η έξοδος D υλοποιεί, όπως προκύπτει από τη σχεδίαση, τη περιττή συνάρτηση των εισόδων x, y και Βin, ενώ η έξοδος για το κρατούµενο δίνεται από το λογικό OR των κρατουµένων εξόδου των δύο ηµιαφαιρετών.

Αθροιστές και αφαιρέτες διάδοσης κρατουµένου Τα κυκλώµατα που εκτελούν την πράξη της πρόσθεσης ή της αφαίρεσης δύο δυαδικών αριθµών µε περισσότερα του ενός δυαδικά ψηφία, λέγονται κυκλώµατα διάδοσης κρατουµένου. Έχουµε έτσι κυκλώµατα αθροιστών διάδοσης κρατουµένου (Ripple Carry Adders, RCA), και κυκλώµατα αφαιρετών διάδοσης κρατουµένου (Ripple Carry Subracters, RCS). Τέτοιες διατάξεις για πρόσθεση ή αφαίρεση δυαδικών αριθµών n ψηφίων, που υλοποιούνται µε n αριθµό αθροιστών ή αφαιρετών αντίστοιχα, ονοµάζονται και παράλληλοι αθροιστές ή αφαιρέτες. Οι έξοδοι αυτών των κυκλωµάτων παράγονται επίσης σε n αριθµό γραµµών. Στο σχήµα 2.6-7 φαίνεται ένας 4-bit παράλληλος αθροιστής. Το κύκλωµα υλοποιείται µε τέσσαρες πλήρεις αθροιστές (FAs), ο καθένας από τους οποίους προσθέτει τα ψηφία ίδιου βάρους των προσθετέων Α(Α3Α2Α1Α0) και Β(Β3Β2Β1Β0) καθώς και το τυχόν κρατούµενο της θέσης.

Σχήµα 2.6-7. 4-bit αθροιστής διάδοσης κρατουµένου (4-bit RCΑ) Η 4-bit έξοδος S(S3S2S1S0) σχηµατίζεται από τις αντίστοιχες εξόδους των FAs, ενώ η έξοδος C4 αντιστοιχεί στο κρατούµενο εξόδου του κυκλώµατος, το οποίο αγνοείται, εάν η πράξη γίνεται σε απεικόνιση συµπληρώµατος ως προς δύο (2′s complement). Εάν το κύκλωµα δεν αποτελεί συνέχεια κάποιου άλλου, ο πρώτος FA µπορεί να αντικατασταθεί από έναν ηµιαθροιστή (HA) µια και τώρα δεν υπάρχει κρατούµενο εισόδου. Με την ίδια ακριβώς λογική σχεδιάστηκε και το κύκλωµα του σχήµατος 2.6-8 για έναν 4-bit αφαιρέτη διάδοσης κρατουµένου. Και σ΄ αυτό το κύκλωµα ο πρώτος πλήρης αφαιρέτης (FS) µπορεί να αντικατασταθεί µε έναν ηµιαφαιρέτη (HS), εάν το κύκλωµα δεν αποτελεί συνέχεια κάποιας άλλης διάταξης.

x

y

D

Bin Bout

FS

α. Λογικό σύµβολο πλήρους αφαιρέτη

β.Υλοποίηση πλήρη αφαιρέτη

HS

xy

D

Βout

Βin

HS

C3 C2 C1

S3 S2 S1 S0

FA

FA

FA

FA

C4

A3 B3 A3 B3 A3 B3 A3 B3

C0


93

Σχήµα 2.6-8. 4-bit αφαιρέτης διάδοσης κρατουµένου (4-bit RCS). Παρακολουθείστε το κύκλωµα του σχήµατος 2.6-9. Υπάρχει ένας 4-bit αθροιστής διάδοσης κρατουµένου, ίδιος µε τον αντίστοιχο του σχήµατος 2.6-7, στον οποίο όµως ο προσθετέος Β φτάνει στην είσοδο του κυκλώµατος µε το συµπλήρωµά του (Β′3Β′2Β′1Β′0), ενώ η είσοδος του κρατουµένου εισόδου Co βρίσκεται σε λογικό 1. Η αριθµητική πράξη την οποία εκτελεί τώρα το συγκεκριµένο κύκλωµα, θα είναι :

Από την ανάλυση της πράξης προκύπτει, ότι προσθέτουµε στον Α το συµπλήρωµα ως προς 2 του Β, αφού το συµπλήρωµα ως προς 2, όπως ήδη γνωρίζουµε, προκύπτει, αν στο συµπλήρωµα ως προς 1 προσθέσουµε 1 στο λιγότερο σηµαντικό του bit. Έτσι η πράξη την οποία τελικά εκτελεί το κύκλωµα, είναι η αφαίρεση του Β από τον Α και η έξοδός του S δίνει τη διαφορά Α–Β. Πρόκειται δηλαδή για κύκλωµα 4-bit αφαιρέτη διάδοσης κρατουµένου. Αυτό το κύκλωµα χρησιµοποιείται σε πράξεις µεταξύ προσηµασµένων δυαδικών αριθµών. Το κρατούµενο εξόδου, που πιθανόν µπορεί θα προκύψει στην έξοδο C4, αγνοείται.

Σχήµα 2.6-9 4-bit αφαιρέτης διάδοσης κρατουµένου βασισµένος σε πλήρη αθροιστή. Θα δούµε µια ακόµα ιδιαίτερα σηµαντική υλοποίηση, η οποία ανταποκρίνεται σε κύκλωµα αθροιστή-αφαιρέτη διάδοσης κρατουµένου. Ένα κύκλωµα δηλαδή, που µπορεί, µε µια είσοδο επιλογής, να λειτουργεί σαν αθροιστής ή αφαιρέτης. Το κύκλωµα του σχήµατος 2.6-10 αποτελείται από τέσσερις πλήρεις αθροιστές. Η 4-bit είσοδος Β (B3 B2 B1 B0) του κυκλώµατος οδηγείται στους FAs µέσω τεσσάρων πυλών XOR. Η λειτουργία των πυλών αυτών ελέγχεται από τη γραµµή επιλογής Ε, που ταυτόχρονα ελέγχει και την είσοδο C0, η οποία είσοδος αφορά το κρατούµενο εισόδου του κυκλώµατος. Έτσι, όταν η γραµµή ελέγχου βρίσκεται σε λογικό 0, οι πύλες XOR λειτουργούν σαν buffers και ταυτόχρονα το κρατούµενο εισόδου C0 του κυκλώµατος είναι 0. Η έξοδος S (S3 S2 S1 S0) τότε είναι : S = Α+Β. Αν τώρα η γραµµή ελέγχου περάσει σε λογικό 1, τότε οι πύλες XOR λειτουργούν σαν inverters και στους FAs οδηγείται, µέσω των XOR πυλών, το συµπλήρωµα του Β, ενώ το κρατούµενο εισόδου του κυκλώµατος ταυτόχρονα γίνεται 1. Στη περίπτωση αυτή το

Α3 Α2 Α1 Α0 Προσθετέος Α + Β′3 Β′2 Β′1 Β′0 Συµπλήρωµα ως προς 1 του προσθετέου Β + 0 0 0 1 Πρόσθεση ενός 1 από την είσοδο Co

S3 S2 S1 S0 Άθροισµα : S = Α+Β′+1 στην έξοδο

B3 B2 B1B0

D3 D2 D1 D0

FS

FS

FS

FS

B4

Y3 X3 Y2 X2 Y1 X1 Y0 X0

C3 C2 C1

S3 S2 S1 S0

FA

FA

FA

FA

C4

A3 B′3 A2 B′2 A1 B′1 A0 B′0

C0=1


94

κύκλωµα λειτουργεί όπως ακριβώς και το προηγούµενο (σχήµα 2.6-9), σαν αφαιρέτης δηλαδή διάδοσης κρατουµένου, αφού στον Α θα προστίθεται το συµπλήρωµα ως προς 2 του Β και η έξοδος S του κυκλώµατος θα δίνει τελικά τη διαφορά, Α-Β (S=Α–Β). Το κρατούµενο εξόδου C4, αν υπάρχει, αγνοείται. Σχήµα 2.5-10. 4-bit αθροιστής - αφαιρέτης διάδοσης κρατουµένου. Στο κύκλωµα του σχήµατος 2.6-11 φαίνεται ο 4-bit αθροιστής - αφαιρέτης του σχήµατος 2.6-10α, στον οποίο υπάρχει η δυνατότητα ελέγχου πιθανής υπερχείλισης. Ο έλεγχος στο κύκλωµα γίνεται µε τη σύγκριση του κρατουµένου εισόδου της θέσης του bit του πρόσηµου και του κρατουµένου εξόδου της. Αυτό το διαπιστώνεται εύκολα και από τη σχεδίαση του κυκλώµατος. Όταν τα δύο κρατούµενα είναι διαφορετικά έχουµε υπερχείλιση και η έξοδος της πύλης XOR γίνεται 1. Σε διαφορετική περίπτωση δεν υπάρχει υπερχείλιση και η έξοδος της πύλης είναι 0. Η υπερχείλιση λαµβάνεται υπ΄ όψη µόνο στις πράξεις µεταξύ προσηµασµένων δυαδικών αριθµών σε απεικόνιση συµπληρώµατος ως προς 2.

Σχήµα 2.6-11. 4-bit αθροιστής - αφαιρέτης µε έλεγχο υπερχείλισης.

Αριθµητική και λογική µονάδα (ALU) Η αριθµητική και λογική µονάδα (ALU) είναι ένα συνδυαστικό κύκλωµα το οποίο έχει τη δυνατότητα εκτέλεσης διαφορετικών αριθµητικών και λογικών πράξεων για ένα ζευγάρι τελεστέων των n bits. Οι τυπικές αριθµητικές και λογικές µονάδες µεσαίας ολοκλήρωσης (MSI), για τις οποίες θα κάνουµε λόγο σ΄ αυτή την ενότητα, έχουν 4-bit τελεστέους και τρεις έως πέντε εισόδους επιλογής συνάρτησης. Εκτελούν εποµένως µέχρι και 32 διαφορετικές συναρτήσεις.

S3 S2 S1 S0

C3 C2 C1 C0

C4

B3

FA

FA

FA

FA

B2 B1 B0 E

A2 A3 A1 A0

E=0 : RCA E=1 : RCS

S3 S2 S1 S0

E

E=0 : RCA E=1 : RCS B3 B2 B1 B0

C3 C2 C1 C0

A2 A3 A1 A0

ΟV

FA

FA

FA

FA C4


95

Στο σχήµα 2.6-12 φαίνεται το λογικό σύµβολο της 4-bit ALU 74181 και ο τρόπος λειτουργία της. Από τις εισόδους M και S3…S0 επιλέγεται κάθε φορά η πράξη που θα εκτελέσει το κύκλωµα, σύµφωνα µε το πίνακα λειτουργίας του σχήµατος. Τα Α και Β του πίνακα αναφέρονται στις 4-bit λέξεις (τελεστέους) Α(Α3..Α0) και Β(Β3..Β0), ενώ το F(F3..F0) αποτελεί την έξοδο της ALU. Τα σύµβολα . και + αναφέρονται τέλος στις λογικές πράξεις AND και OR, αντίστοιχα. Όταν Μ=1, επιλέγονται οι λογικές πράξεις που εκτελεί η ALU. Οι τιµές των εισόδων S3…S0 καθορίζουν τότε µία από τις 16 συγκεκριµένες λογικές πράξεις που εκτελούνται, σύµφωνα µε το πίνακα. Κάθε έξοδος της ALU σ΄ αυτή τη περίπτωση είναι συνάρτηση των αντίστοιχων δεδοµένων που βρίσκονται στις εισόδους Α και Β και η είσοδος Cn (κρατούµενο εισόδου) αγνοείται.

Σχήµα 2.6-12. Η ALU του Ο.Κ. 74181

Όταν Μ=0, επιλέγονται οι αριθµητικές πράξεις. Έτσι τυχόν προηγούµενο κρατούµενο στην είσοδο Cn λαµβάνεται πλέον υπ΄ όψη. Για πράξεις τέλος µε τελεστέους µεγαλύτερους των 4 bits έχουµε τη δυνατότητα σύνδεσης περισσότερων της µιας ALU 74181 στη σειρά (αλυσιδωτά), µε το κρατούµενου εξόδου (Cn+4) της πρώτης (λιγότερο σηµαντικής βαθµίδας) να συνδέεται απ΄ ευθείας µε το κρατούµενο εισόδου (Cn) της επόµενης (περισσότερο σηµαντικής βαθµίδας). Στη περίπτωση αυτή, οι είσοδοι επιλογής (Μ, S3..S0) όλων των ALU που χρησιµοποιούνται, πρέπει να έχουν τις ίδιες τιµές. Οι είσοδοι Α3..Α0 και Β3..Β0 της ALU 74181 του σχήµατος 2.6-12 καθώς και η έξοδος F3..F0 είναι ενεργές σε Low (active low operands). Η 74181 όµως µπορεί να χρησιµοποιηθεί και µε ενεργές στο High εισόδους (active high operands) και έξοδο. Στη περίπτωση αυτή ο πίνακας του σχήµατος τροποποιείται. Τις λεπτοµέρειες αυτές για την 74181 θα τις βρείτε στα φύλλα δεδοµένων του βιβλίου. Και σ΄ αυτή τη περίπτωση πάντως η ALU για Μ=0 εκτελεί λογικές πράξεις, ενώ για Μ=1, αριθµητικές.

Ο.Κ. 74181

3 4 5 6

S3 S2 S1S0

19

21

23

2

18

20

22

1

7

8

Α3

Α2

Α1

Α0

Β3

Β2

Β1

Β0

Cn

M

C n+4

F3 F2 F1 F0

P

G

A=B

13 11 10 9

15 17

14

16

α. Σχηµατικό διάγραµµα

Επιλογές Μ = 1 ειδόδου Λογικές

S3 S2 S1 S0 συναρτήσεις

Μ = 0 Αριθµητικές πράξεις

0 0 0 0 F = A′ 0 0 0 1 F = A′+ B′ 0 0 1 0 F = A′+ B 0 0 1 1 F=1111 0 1 0 0 F = A′. B′ 0 1 0 1 F = B′ 0 1 1 0 F = A′. B′ 0 1 1 1 F = A + B′ 0 0 0 0 F = A′. B 0 0 0 1 F = A′. B 0 0 1 0 F=B 0 0 1 1 F=A+B 0 1 0 0 F=0000 0 1 0 1 F = A . B′ 0 1 1 0 F=A . B 0 1 1 1 F=A

F=A µείον 1 συν Cn F=A.B µείον 1 συν Cn F = A.B′ µείον 1 συν Cn F =1111 µείον 1 συν Cn F = A συν (A+B′) συν Cn F = Aµείον B µείον 1 συν Cn F = A + Β′ συν Cn F = A συν (Α+B) συν Cn F = A συν Β συν Cn F = A . Β′ συν (Α+B) συν Cn F = A+B συν Cn F = AB Μείον 1 F = A συν Α συν Cn F = A.B συν Α συν Cn F = A.B′ συν A συν Cn F = A συν Cn

β. Λειτουργία της ALU


96

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Στο εργαστηριακό µέρος θα σχεδιάσουµε και θα υλοποιήσουµε κυκλώµατα αθροιστών µε χρήση πολυπλκτών και αποκωδικοποιητών καθώς και αριθµητικά κυκλώµατα διάδοσης κτατουµένου µε βάση το ιδιαίτερα γνωστό Ο.Κ. 7483 (4-bit αθροιστής διάδοσης κρατουµένου). Θα επαληθεύσουµε τέλος τη λειτουργία της αριθµητικής και λογικής µονάδας του Ο.Κ. 74181 (4-bit ALU) εκτελώντας αριθµητικές και λογικές πράξεις. Άσκηση 1 Υλοποιείστε το κύκλωµα ενός πλήρους αθροιστή και επαληθεύστε τη λειτουργία του χρησιµοποιώντας τους δύο πολυπλέκτες του Ο.Κ.74153 και όποιες πύλες εσείς κρίνετε απαραίτητες. Άσκηση 2 Με βάση τον αποκωδικοποιητή του Ο.Κ. 7442 σχεδιάστε ηλεκτρονικά το κύκλωµα ενός πλήρους αθροιστή. Υλοποιείστε το κύκλωµα και επαληθεύστε τη λειτουργία του. Χρησιµοποιείστε επίσης όποιες πύλες κρίνετε απαραίτητες.

Το Ο.Κ. 7483. Το Ο.Κ. 7483 (σχήµα 2.5-17) είναι ένας 4-bit παράλληλος δυαδικός αθροιστής διάδοσης κρατουµένου. Οι δύο 4-bit δυαδικοί αριθµοί στις εισόδους : Α(Α3Α2Α1Α0) και Β(Β3Β2Β1Β0), προστίθενται και το άθροισµα τους παράγεται στην έξοδο : S(S3S2S1S0). Το C0 είναι το κρατούµενο εισόδου και το C4 είναι το κρατούµενο εξόδου. Συνοπτικά η λειτουργία του Ο.Κ. είναι η ακόλουθη : α. Για C0=0, η έξοδος S παράγει το άθροισµα S=A+B.


97

β. Για C0=1, η έξοδος S παράγει το άθροισµα S=A+B+1. Το κρατούµενο εισόδου δηλαδή προστίθεται στους προσθετέους Α και Β. γ. Όταν το άθροισµα Α+Β≤ (15)10 το C4 =0, και όταν το άθροισµα Α+Β> (15)10 το C4 =1.

Σχήµα 2.5-17. ∆ιάγραµµα ακροδεκτών του Ο.Κ. 7483

Άσκηση 3 Έχοντας υπ′ όψη τη λειτουργία του Ο.Κ 7483 : α. Επαληθεύστε τη λειτουργία του σαν 4-bit παράλληλου αθροιστή.(Μην αποσυνδέετε το κύκλωµα). β. Χρησιµοποιώντας τις κατάλληλες πύλες µετατρέψτε το προηγούµενο κύκλωµα, αφού το σχεδιάσετε πρώτα ηλεκτρονικά, σε κύκλωµα 4-bit αθροιστή-αφαιρέτη διάδοσης κρατουµένου. Μια γραµµή επιλογής Ε, θα καθορίζει τη λειτουργία του κυκλώµατος, το οποίο θα εκτελεί πράξεις για προσηµασµένους δυαδικούς αριθµούς σε απεικόνιση συµπληρώµατος ως προς 2. Εκτελέστε τις πράξεις που δείχνει ο πίνακας του σχήµατος 2.5-17 για να επαληθεύσετε τις λειτουργίες του κυκλώµατος. Άσκηση 4 Σχεδιάστε και υλοποιείστε το κύκλωµα ενός 8bit αθροιστή διάδοσης κρατουµένου, χρησιµοποιώντας δύο Ο.Κ. 7483. Επαληθεύστε τη λειτουργία του.

Α3 Α2 Α1 Α0

B3 B2 B1 B0

C0

C4

S3

S2

S1

S0

VCC

GND

Ο.Κ.

7483

Α3 Α2 Α1 Α0 Β3 Β2 Β1 Β0 Ε S3 S2 S1 S0 C4 ΟV 0 0 1 1 0 1 0 0 0 0 1 0 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 0 0 0 1 1 1 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1


98

Άσκηση 5 Το Ο.Κ. 74181 περιλαµβάνει µια αριθµητική και λογική µονάδα (ALU). Μελετείστε πρώτα προσεκτικά από τα φύλλα δεδοµένων τις λειτουργίες της και στη συνέχεια υλοποιείστε και επαληθεύστε τα κυκλώµατα για ενεργές σε Low κατάσταση εισόδους (active low operands) και εξόδους καθώς και για ενεργές σε High κατάσταση εισόδους (active high operands).

Ασκήσεις-Προβλήµατα 1. Το κύκλωµα του σχήµατος 2.5-11 (4-bit αθροιστής-αφαιρέτης) εκτελεί πράξεις δυαδικών προσηµασµένων ακέραιων αριθµών µε απεικόνιση συµπληρώµατος ως προς 2. Οι είσοδοι, Α(Α3 Α2 Α1 Α0 ), Β(Β3 Β2 Β1 Β0 ) και Ε παίρνουν τις τιµές που φαίνονται στο πίνακα που ακολουθεί (πίνακας 2.5-1). Υπολογίστε τις τιµές των εξόδων του κυκλώµατος S, OV και C4 για κάθε µία από τις 9 γραµµές του πίνακα.

Πίνακας 2.5-1

1. Σχεδιάστε το κύκλωµα ενός πλήρους αφαιρέτη χρησιµοποιώντας τους δύο πολυπλέκτες του Ο.Κ. 74153 και όποια άλλη πύλη εσείς κρίνετε απαραίτητη. 2. Σχεδιάστε το κύκλωµα ενός πλήρους αφαιρέτη χρησιµοποιώντας τον αποκωδικοποιητή του Ο.Κ. 7442 και πύλες NAND. 3. Συνδέστε στην έξοδο του Ο.Κ. 7483, αφού πρώτα το έχετε καταστήσει κύκλωµα 4-bit παράλληλου αφαιρέτη, το κατάλληλο συνδυαστικό κύκλωµα που θα το µετατρέπει σε κύκλωµα 4-bit συγκριτή µεγέθους τριών εξόδων (Χ, Υ, Ζ) και θα πληροί τα ακόλουθα : α. Όταν Α=Β τότε S=(0000) και Χ=1 β. Όταν Α<Β τότε C4=0 και Υ=1 γ. Όταν Α>Β τότε C4=1, S≠0 και Ζ=1 όπου Α και Β οι δύο τελεστέοι. (Χρησιµοποιήστε επιπλέον ένα Ο.Κ. 7404 και ένα 7408.)

Ε Α3 Α2 Α1 Α0 Β3 Β2 Β1 Β0 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 0 0 1 1 1 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 0 0 0 1 1 0 0 1 0 1 1 1 1 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 0

1. Γ 2.

ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

• Latches & Flip-flops• Καταχωρητές • Μετρητές • Μνήµες


100

Γενικά περί ακολουθιακών κυκλωµάτων Όλα τα ψηφιακά κυκλώµατα που γνωρίσαµε µέχρι τώρα ήταν συνδυαστικά ψηφιακά κυκλώµατα. Κυκλώµατα δηλαδή των οποίων η τιµή της εξόδου τους διαµορφώνεται ανάλογα µε την τιµή της εισόδου τους στη συγκεκριµένη στιγµή. Τα περισσότερα ολοκληρωµένα ψηφιακά συστήµατα όµως, χρησιµοποιούν, εκτός των συνδυαστικών κυκλωµάτων και στοιχεία µνήµης. Τα κυκλώµατα µνήµης έχουν τη δυνατότητα να αποθηκεύουν και να συγκρατούν δεδοµένα χωρίς µεταβολές, για όσο χρόνο χρειάζεται. Αυτά τα κυκλώµατα τα λέµε ακολουθιακά. Το σχηµατικό διάγραµµα του σχήµατος 3.1-1 δείχνει τη δοµή ενός ακολουθιακού κυκλώµατος. Αποτελείται από ένα συνδυαστικό κύκλωµα, το οποίο µπορεί να είναι συνδεδεµένο µε ένα ή περισσότερα στοιχεία µνήµης. Τα στοιχεία µνήµης αποθηκεύουν δυαδικές πληροφορίες.

Σχήµα 3.1-1 Σχηµατικό διάγραµµα ακολουθιακού κυκλώµατος. Η νέα τιµή της εισόδου ενός ακολουθιακού κυκλώµατος (σχήµα 3.1-1) προκύπτει από τις τιµές των Αn εισόδων του (είσοδοι δεδοµένων) αλλά και τη κατάσταση που βρίσκεται αποθηκευµένη στο κύκλωµα τη συγκεκριµένη στιγµή και η οποία ονοµάζεται τρέχουσα ή παρούσα κατάσταση (current state – CS). Οι τιµές των Αn εισόδων και η τρέχουσα κατάσταση CS καθορίζει πλέον τη τιµή των εξόδων Υm του κυκλώµατος, η οποία ονοµάζεται επόµενη κατάσταση ( next state – NS). Συνοψίζοντας µπορούµε να πούµε, ότι η έξοδος των ακολουθιακών κυκλωµάτων εξαρτάται τόσο από τις τιµές των εισόδων του τη συγκεκριµένη στιγµή, όσο και από τις προηγούµενες τιµές των εισόδων τους, οι οποίες έχουν καθορίσει τη τρέχουσα κατάσταση. Ένα παράδειγµα για τη κατανόηση του τρόπου δηµιουργίας της επόµενης κατάστασης ενός ακολουθιακού κυκλώµατος αποτελεί το κύκλωµα επιλογής καναλιών της τηλεόρασης, που ελέγχεται µε το κουµπί “συν” και “πλην”. Πατώντας το κουµπί, επιλέγουµε προς τα πάνω ή προς τα κάτω ένα νέο κανάλι (επόµενη κατάσταση). Το ποιο θα είναι αυτό, δεν εξαρτάται µόνο από το αν πατήσουµε “συν” ή “πλην” (νέα δεδοµένα στην είσοδο του κυκλώµατος), αλλά και από το κανάλι στο οποίο µέχρι εκείνη τη στιγµή ήταν συντονισµένη η τηλεόραση (τρέχουσα κατάσταση του κυκλώµατος). Η αλλαγή της κατάστασης των εξόδων στα περισσότερα ακολουθιακά κυκλώµατα γίνεται µε την εφαρµογή ενός σήµατος ρολογιού στην αντίστοιχη είσοδο (είσοδος clk) αυτών των κυκλωµάτων και αναφερόµαστε τότε στα σύγχρονα ακολουθιακά κυκλώµατα, ενώ στη διαφορετική περίπτωση µιλάµε για ασύγχρονα ακολουθιακά κυκλώµατα. Τα σήµατα αυτά (σχήµα 3.1-2), σε όλα σχεδόν τα τυπικά ψηφιακά συστήµατα, από τα ρολόγια του χεριού µέχρι τους υπερυπολογιστές, παράγονται από ταλαντωτές κρυστάλλου χαλαζία (Quartz). Οι µεταβολές των ακολουθιακών κυκλωµάτων γίνονται, είτε στην ανερχόµενη είτε στη κατερχόµενη ακµή αυτών των σηµάτων, όπως χαρακτηριστικά φαίνεται στα σχήµατα 3.1-2α και 3.1-2β, αντίστοιχα. Έχει επικρατήσει, να θεωρούµε, ότι ένα σήµα είναι ενεργό σε High, όταν οι µεταβολές συµβαίνουν στην ανοδική του ακµή και ενεργό σε Low αντίστοιχα, όταν οι µεταβολές συµβαίνουν στη καθοδική του ακµή. Κάθε σήµα ρολογιού χαρακτηρίζεται από τη περίοδο και τη συχνότητά του καθώς και το κύκλο λειτουργίας του. Περίοδος του ρολογιού (tper) είναι ο χρόνος µεταξύ διαδοχικών µεταβάσεων του σήµατος προς την ίδια κατεύθυνση και το αντίστροφο της περιόδου, η συχνότητά του.

3.1 LATCHES & FLIP-FLOPS

Τρέχουσα κατάσταση (Current State - CS)

Επόµενη κατάσταση (Next State- NS)

An είσοδοι Συνδυαστικό κύκλωµα

Στοιχεία µνήµης

Υm έξοδοι

Ακολουθιακά κυκλώµατα. Latches & Flip-flops

101

Κύκλος λειτουργίας (duty cycle) είναι το ποσοστό του χρόνου, στο οποίο η τιµή του σήµατος βρίσκεται στο επίπεδο ενεργοποίησης σε κάθε περίοδο του σήµατος. Στα σχήµατα 3.1-2α και 3.1-2β φαίνονται σηµειωµένα αυτά τα χαρακτηριστικά για σήµατα ενεργά στο High και ενεργά στο Low. Οι χρόνοι tH και tL αντιστοιχούν στους χρόνους που διαρκούν η High και η Low κατάσταση αντίστοιχα, αυτών των σηµάτων.

Σχήµα 3.1-2 Σήµατα ρολογιού Τα ακολουθιακά κυκλώµατα διακρίνονται, όπως αναφέρθηκε πριν, σε δύο µεγάλες κατηγορίες, τα σύγχρονα και τα ασύγχρονα. Σύγχρονα είναι τα ακολουθιακά κυκλώµατα των οποίων η τρέχουσα κατάσταση CS αλλάζει σε συγκεκριµένες διακριτές χρονικές στιγµές που προσδιορίζονται από το σήµα ενός ρολογιού σε µια αντίστοιχη είσοδο (είσοδος clk) του κυκλώµατος. Αλλάζουν δηλαδή κατάσταση, όταν οι τιµές του σήµατος του ρολογιού είναι 0 ή 1 ή όταν το σήµα του ρολογιού αλλάζει τιµή από 0 σε 1 ( ανερχόµενη ακµή – rising edge) ή όταν το σήµα του ρολογιού αλλάζει τιµή από 1 σε 0 ( κατερχόµενη ακµή – falling edge). Η αλλαγή της τρέχουσας κατάστασης CS δεν γίνεται αµέσως µε την αλλαγή της επόµενης κατάστασης NS. Ασύγχρονα είναι τα ακολουθιακά κυκλώµατα, των οποίων η τρέχουσα κατάσταση CS µπορεί να αλλάξει οποιαδήποτε χρονική στιγµή. Η αλλαγή της τρέχουσας κατάστασης CS γίνεται αµέσως µε την αλλαγή της επόµενης κατάστασης NS. Τα ασύγχρονα ακολουθιακά κυκλώµατα παρουσιάζουν µια σηµαντική αδυναµία, η οποία προκύπτει από προβλήµατα αστάθειας, που δηµιουργούνται πολλές φορές σ΄ αυτά. ∆οµικά στοιχεία (βασικές δοµικές µονάδες ανάπτυξης) των ακολουθιακών κυκλωµάτων αποτελούν τα κυκλώµατα Latches και τα Flip-flops. Τα κυκλώµατα αυτά αποτελούν στοιχεία µνήµης δυαδικών πληροφοριών, µε δυνατότητα αποθήκευσης ενός bit πληροφορίας το καθένα. Είναι δηλαδή κυκλώµατα που έχουν τη δυνατότητα αποθήκευσης ενός 0 ή ενός 1. Έχουν συνήθως δύο εξόδους, την κανονική Q και την συµπληρωµατική της Q′. Ο αριθµός των εισόδων τους διαφέρει ανάλογα µε τον τύπο του κυκλώµατος. Οι έξοδοι των Latches (µανδαλωτές) κυκλωµάτων παρακολουθούν τις εισόδους τους συνεχώς και µπορεί να αλλάζουν κατάσταση κάθε χρονική στιγµή χωρίς να εξαρτώνται από κάποιο σήµα ρολογιού. Οι έξοδοι των Flip-flops αντίστοιχα, παρακολουθούν τις εισόδους τους και αλλάζουν κατάσταση σε συγκεκριµένες διακριτές χρονικές στιγµές, οι οποίες προσδιορίζονται από την ανερχόµενη ή κατερχόµενη ακµή του σήµατος στην είσοδο του ρολογιού τους.

α. Σήµα ενεργό στο High

περίοδος = tper συχνότητα = 1/tper κύκλος λειτουργίας = tH /tper

CLK

tper

tH tL

Οι αλλαγές κατάστασηςπραγµατοποιούνται εδώ

β. Σήµα ενεργό στο Low

κύκλος λειτουργίας = tL /tper

clk

tH tL

tper

Οι αλλαγές κατάστασηςπραγµατοποιούνται εδώ


102

Set-Reset (S-R) Latch Η σχεδίαση ενός S-R Latch αφορά δύο κυκλώµατα, το S-R Latch και το S-R Latch µε enable. Για το πρώτο κύκλωµα θα δείξουµε δύο υλοποιήσεις, µία µε πύλες NAND (S′-R′ Latch) και µία µε πύλες NOR (S-R Latch). Τα κυκλώµατα αυτά αποτελούν τα βασικά κυκλώµατα ανάπτυξης όλων των Latches και των Flip-flops κυκλωµάτων. Στο σχήµα 3.1-3 φαίνεται το λογικό σύµβολο, το κύκλωµα και ο χαρακτηριστικός πίνακας λειτουργίας ενός S′-R′ Latch. Το S′-R′ Latch έχει δύο εισόδους δεδοµένων, τις S′ (set) και R′ (reset) και δύο συµπληρωµατικές µεταξύ τους εξόδους, τις Q και Q′. Η λειτουργία του κυκλώµατος, που περιγράφεται από το πίνακα του σχήµατος 3.1-3, είναι η εξής. Ας υποθέσουµε ότι η έξοδος Q του κυκλώµατος αρχικά βρίσκεται σε λογικό 0 και στην είσοδό του εφαρµόζεται η κατάσταση S′=R′=0. Τότε η έξοδος Q′ της πύλης 2 γίνεται, Q′=1, επειδή η πύλη 2 δέχεται σαν εισόδους της 0 και 0 (Q=0, R′=0), ενώ η έξοδος Q της πύλης 1 γίνεται και αυτή, Q=1, αφού στις εισόδους της δέχεται 1 και 0 (Q′=1, S′=0). Εποµένως για τιµές εισόδου S′=R′=0 η έξοδος του Latch γίνεται, Q=Q′=1 (απροσδιόριστη κατάσταση στην έξοδο). Αν επιλέγαµε σαν αρχική κατάσταση το Q=1 αντί του Q=0, θα είχαµε πάλι το ίδιo αποτέλεσµα. Στην είσοδο του κυκλώµατος στη συνέχεια εφαρµόζεται η κατάσταση S′=0 και R′=1. Η πύλη 2 βλέπει πια στις εισόδους της 1 και 1 (Q=1, R′=1) και η έξοδός της εποµένως γίνεται, Q′=0, ενώ η πύλη 1, που δέχεται σαν εισόδους της 0 και 0 (Q′=0, S′=0), δίνει σαν έξοδο την ίδια τιµή µε την υπάρχουσα, Q=1. Έτσι για S′=0 και R′=1 η έξοδος του Latch γίνεται, Q=1 και Q′=0. Στην επόµενη κατάσταση των εισόδων S′=1 και R′=0, θα έχουµε τη πύλη 2 µε εισόδους 1 και 0 (Q=1, R′=0) να κάνει την έξοδό της Q′=1, ενώ η πύλη 1 µε εισόδους 1 και 1 (Q′=1, S′=1) κάνει την έξοδό της, Q=0. Για S′=1 και R′=0 εποµένως η έξοδος του Latch γίνεται, Q=0 και Q′=1. Τέλος στη τιµή S′=R′=1 η πύλη 2 µε εισόδους 0 και 1 (Q=0, R′=1) δίνει, Q′=1, ενώ η πύλη 1 µε εισόδους 1 και 1 (Q′=1, S′=1) δίνει έξοδο, Q=0. Παρατηρούµε εδώ ότι η έξοδος του Latch δεν αλλάζει κατάσταση (δεν έχουµε δηλαδή επόµενη κατάσταση) και το κύκλωµα διατηρεί τη τρέχουσα κατάσταση της εξόδου του. Αυτός είναι και ο λόγος, που στην αντίστοιχη θέση του πίνακα του σχήµατος 3.1-3, σηµειώνουµε σαν εξόδους του κυκλώµατος το Q και το Q′, δείχνοντας µ΄ αυτό τον τρόπο ότι αυτές δεν αλλάζουν κατάσταση.

Σχήµα 3.1-3. S′-R′ Latch (Latch µε πύλες NAND)

Ο πίνακας αλήθειας του κυκλώµατος καθώς και η χαρακτηριστική του εξίσωση φαίνονται στο πίνακα 3.1-1. Από το πίνακα εύκολα, µε τη βοήθεια του χάρτη Καρνώ, καταλήγουµε στη χαρακτηριστική εξίσωση του κυκλώµατος, η οποία είναι : Q(t+1) = S+R′Q( t) . Τα χαρακτηριστικά της λειτουργίας ενός τέτοιου κυκλώµατος συνοψίζονται στα εξής. Λειτουργία Set. Είναι η λειτουργία του κυκλώµατος κατά την οποία η κανονική έξοδος γίνεται 1 (Q=1). Συµβαίνει όταν οι τιµές των εισόδων του είναι : S′=0 µε R′≠S. Λειτουργία Reset. Είναι η λειτουργία του κυκλώµατος κατά την οποία η κανονική έξοδος γίνεται 0 (Q=0). Συµβαίνει όταν οι τιµές των εισόδων του είναι : S′=1 µε R′≠S. Λειτουργία Hold. Eίναι η λειτουργία του κυκλώµατος που διατηρεί την έξοδό του στην παρούσα κατάσταση, δεν έχουµε δηλαδή επόµενη κατάσταση. Πρόκειται ουσιαστικά για λειτουργία, η οποία “κλειδώνει” την τιµή της εξόδου του κυκλώµατος. Συµβαίνει όταν οι τιµές των εισόδων του είναι : S′=1 και R′=1. Λειτουργία prohibited. Συµβαίνει όταν οι τιµές των εισόδων του είναι : S′=R′=0, ανεξάρτητα από τη τιµή της τρέχουσας κατάστασης και οδηγεί την έξοδό του κυκλώµατος (επόµενη κατάσταση) σε απροσδιοριστία, αφού προκύπτει για την έξοδο τιµή, Q=Q′=1. Στη

Είσοδοι Έξοδοι S′ R′ Q Q′ 0 0 1 1 0 1 1 0 1 0 0 1 1 1 Q Q′

γ. Χαρακτηριστικός πίνακας S′-R′ Latchβ. Κύκλωµα /S-/R

2

1S′

R′ Q′

QS′ Q

R′ Q′

α. Λογικό σύµβολο


103

πραγµατικότητα το κύκλωµα εδώ θα αρχίσει να ταλαντώνεται ή θα περιέλθει σε κατάσταση µεταστάθειας. Κατάσταση µεταστάθειας έχουµε, όταν η έξοδος του κυκλώµατος ισορροπεί σε µια ενδιάµεση τιµή µεταξύ 0 και 1. Έτσι, η τρέχουσα τιµή: S′=R′=0, αποτελεί απηγορευµένη (prohibited) είσοδο για το κύκλωµα.

Πίνακας 3.1-1. Πίνακας αλήθειας και χαρακτηριστική εξίσωση του S′-R′ Latch.

Ένα παρόµοιο κύκλωµα Latch, σχεδιασµένο όµως µε πύλες NOR (S-R Latch), φαίνεται στο σχήµα 3.1-4. Στο ίδιο σχήµα υπάρχει και ο χαρακτηριστικός πίνακας του κυκλώµατος. Παρατηρείστε ότι και σε αυτό το κύκλωµα, έχουµε τους ίδιους τρόπους λειτουργίας µε το προηγούµενο και διαφέρουν µόνον οι τρέχουσες τιµές των εισόδων S και R, που τις δηµιουργούν. Έτσι, εδώ έχουµε Hold κατάσταση, όταν S=R=0, Set όταν S=1 και R=0, Reset όταν S=0 και R=1 και τέλος prohibited όταν S=R=1, οπότε οι έξοδοι Q και Q′ γίνονται Q=Q′=0.

Σχήµα 3.1-4. S-R Latch (Latch µε πύλες NOR)

Τα κυκλώµατα Latches µε πύλες NAND χρησιµοποιούνται συχνότερα στις τεχνολογίες TTL και CMOS, επειδή οι πύλες NAND προτιµούνται, σε σχέση µε τις πύλες NOR, σ΄ αυτές τις λογικές οικογένειες.

Set-Reset (S-R) Latch µε Enable Στα κυκλώµατα Latch S′-R′ και S-R, όπως εύκολα διαπιστώνεται από τον τρόπο λειτουργία τους, οι έξοδοί τους είναι συνέχεια ευαίσθητες και εκτεθειµένες σε οποιαδήποτε αλλαγή των εισόδων τους. Αυτό σηµαίνει, ότι οποιαδήποτε ανεπιθύµητη αλλαγή σε κάποια είσοδο µπορεί να αλλάζει τη κατάσταση των εξόδων τους. ∆ιαφοροποιώντας κάπως τη σχεδίαση αυτών των κυκλωµάτων καθορίζουµε διαφορετικές συνθήκες για το τρόπο ενεργοποίησης των εξόδων τους, οι οποίες τα προφυλάσσουν από τέτοιες ανεπιθύµητες καταστάσεις, Αυτό γίνεται µε τη προσθήκη ενός κυκλώµατος ενεργοποίησης, το οποίο ελέγχεται από την είσοδο ενεργοποίησης Ε (Enable input). Στο σχήµα 3.1-5 φαίνεται το λογικό σύµβολο, ο πίνακας αλήθειας και το κύκλωµα ενός S-R Latch µε Enable. Το κύκλωµα αποτελείται από ένα S′-R′ Latch (πύλες 1 και 2), στο οποίο έχουν προστεθεί δύο πύλες NAND, οι πύλες 3 και 4. Αυτές, ορίζουν µεν τις εισόδους του νέου κυκλώµατος, οι οποίες είσοδοι είναι πάλι η Set (S) και η Reset (R), υλοποιούν όµως και το κύκλωµα ενεργοποίησης. Η λειτουργία του κυκλώµατος, κύκλωµα Latch µε enable, εξαρτάται τώρα και από την είσοδο E. Για Ε=0, οι έξοδοι των πυλών 3 και 4 θα βρίσκονται µόνιµα σε λογικό 1, ανεξάρτητα από τις τιµές των εισόδων S και R. Τότε και οι είσοδοι S′ και R′ του S′-R′ Latch θα βρίσκονται σε λογικό 1, πράγµα που σηµαίνει, ότι η έξοδός του

α. Χαρακτηριστικός πίνακας S-R Latch

Τρόπος Είσοδοι Έξοδοι Λειτουργίας S R Q Q′

Hold 0 0 Q Q′ Reset 0 1 0 1 Set 1 0 1 0

Prohibited 1 1 0 0

R

SQ′

Q

β. ΚύκλωµαS-R Latch

Είσοδοι Τρόποι λειτουργίας S΄ R΄ Q t Q (t+1)

0 0 0 x Prohibited 0 0 1 x

0 1 0 1 Set 0 1 1 1

1 0 0 0 Reset 1 0 1 0

1 1 0 0 Hold 1 1 1 1

Χαρακτηριστική εξίσωση του S′-R′ Latch : Q(t+1) = S′+R′Q( t)

R′Q( t)S′

x x 1 1 0 0 1 0

00 01 11 10

0

1


104

δεν αλλάζει κατάσταση (πίνακας 3.1-1, λειτουργία του S′-R′ Latch). Με το Ε στο 0 εποµένως το κύκλωµα είναι απενεργοποιηµένο και η έξοδός του δεν αλλάζει κατάσταση, ότι κι΄ αν συµβεί στις εισόδους του S και R. Όταν η είσοδος E γίνει ένα 1 (Ε=1) το κύκλωµα ενεργοποιείται και η κατάσταση στις εξόδους των πυλών 3 και 4 θα διαµορφώνεται πλέον από τις τιµές των εισόδων S και R. Αν S=R=0, οι έξοδοι των πυλών 3 και 4 γίνονται 1, οι S′ και R′ θα γίνουν και αυτές 1 και η έξοδος του S′-R′ Latch δεν θα αλλάξει κατάσταση (κατάσταση Hold). Για S=0 και R=1 η έξοδος της πύλης 3 θα γίνει 1 και η έξοδος της πύλης 4 θα γίνει 0. Θα έχουµε τότε S′=1 και R′=0, οπότε η έξοδος του S′-R′ Latch θα γίνει Q=0 και Q′=1 (κατάσταση Reset). Αντίστοιχα, αν S=1 και R=0, η έξοδος του S′-R′ Latch θα γίνει Q=1 και Q′=0 (κατάσταση Set), αφού οι είσοδοί του θα έχουν γίνει S′=0 και R′=1. Τέλος, αν S=R=1, οι έξοδοι των πυλών 3 και 4 θα πάρουν τιµή 1, οι είσοδοι S′ και R′ θα γίνουν 0 και η έξοδος του S′-R′ Latch θα οδηγηθεί σε απροσδιοριστία, Q=Q′=0 (κατάσταση Prohibited).

Σχήµα 3.1-5. Σχεδίαση και υλοποίησης S-R Latch µε Enable

Ο πίνακας αλήθειας του σχήµατος 3.1-5 ανταποκρίνεται στη λειτουργία που περιγράψαµε. Με τη βοήθεια του χάρτη Καρνώ καταλήγουµε και στη χαρακτηριστική εξίσωση του κυκλώµατος, η οποία είναι : Q(t+1) = ΕS+R′Q(t)+Ε′Q(t) και για Ε=1, Q(t+1) = S+R′Q(t). Παρατηρείστε από το πίνακα, ότι και εδώ έχουµε τους ίδιους τρόπους λειτουργίας (prohibited, Set, Reset και Hold) µε αυτούς που συναντήσαµε και στα προηγούµενα κυκλώµατα Latches. Τα S-R Latches κυκλώµατα έχουν περιορισµένη χρήση. Χρησιµοποιούνται σε διατάξεις ελέγχου αλλά κυρίως σαν δοµικά στοιχεία των κυκλωµάτων Flip-Flops.

D Latch Το D (από το data) Latch είναι ένα κύκλωµα µε ευρύτατη χρήση, αφού βρίσκει εφαρµογή σε όλα σχεδόν τα κυκλώµατα που χρησιµοποιούν απλές προσωρινές µνήµες. Ένα κύκλωµα D Latch µε πύλες NAND προκύπτει µε τον τρόπο που δείχνει το σχηµατικό διάγραµµα του σχήµατος 3.1-6, µε τη παρεµβολή δηλαδή ενός αντιστροφέα µεταξύ των εισόδων S και R ενός S-R Latch κυκλώµατος µε enable. Οι είσοδοι S και R έχουν αντικατασταθεί τώρα από την είσοδο D, η οποία επιτρέπει στο αρχικό S-R κύκλωµα να λειτουργεί µόνο στις

β. Λογικό κύκλωµα S-R Latch µε enable R

S

Q′

Q

E

2

S′

R′

1 3

4

/S-/R Latch α. Λογικό σύµβολο S-R Latch µε enable

Q

Q′

Ε

S

R

γ. Πίνακας αλήθειας S-R Latch µε enable

Είσοδοι Έξοδος Τρόποι λειτουργίας E S R Q (t) Q (t+1) Απενεργο- 0 x x 0 0 ποιηµένο 0 x x 1 1

Hold 1 0 0 0 0 Hold 1 0 0 1 1 Reset 1 0 1 0 0 Reset 1 0 1 1 0 Set 1 1 0 0 1 Set 1 1 0 1 1

Prohibited 1 1 1 0 x Prohibited 1 1 1 1 x

Q(t+1) = ΕS+R′Q( t) +Ε′Q( t) και για Ε=1 = S+R′Q( t)

RQ t

00 01 11 10

1 1 x x 0 1 0 0

0 1 1 0 0 1 1 0

ES

00

01

11

10

δ. Χαρακτηριστική εξίσωση του /S-/R Latch


105

καταστάσεις set και reset, αφού δεν είναι ποτέ δυνατόν αυτές οι είσοδοι, λόγω του αντιστροφέα, να γίνονται ταυτόχρονα 0 ή 1. Έτσι εξασφαλίζουµε και τον αποκλεισµό της ανεπιθύµητης λειτουργίας prohibited και δεν έχουµε στην έξοδο του κυκλώµατος καταστάσεις απροσδιοριστίας. Όταν η είσοδος D γίνεται 0 (D=0) και εφ΄ όσον το κύκλωµα είναι ενεργοποιηµένο (Ε=1), σύµφωνα µε το σχηµατικό διάγραµµα του σχήµατος 3.1-6 στην έξοδο του κυκλώµατος θα έχουµε Q(t+1) =0, το οποίο προκύπτει από τις τιµές S=0 και R=1 των εισόδων S και R του Latch. Αν το D γίνει 1, θα έχουµε επόµενη κατάσταση για την έξοδο του κυκλώµατος Q(t+1)=1, η οποία προκύπτει από τις τιµές S=1 και R=0 των εισόδων του S-R Latch. Όσο η είσοδος ενεργοποίησης Ε είναι µηδέν, δεν έχουµε καµιά µεταβολή στην έξοδο Q του κυκλώµατος, αφού το κύκλωµα είναι απενεργοποιηµένο (κατάσταση Hold). Όταν το Ε γίνει 1, το κύκλωµα ενεργοποιείται και στην έξοδο Q περνάει κάθε φορά, ότι “βλέπει” η είσοδος D. Ο δρόµος τώρα από το D προς το Q είναι ανοικτός - “διαφανής” (Transparent). Στη λειτουργία Transparent δηλαδή η επόµενη κατάσταση Q(t+1) παρακολουθεί τη τιµή της εισόδου D. Έτσι, για D=0 θα έχουµε Q(t+1)=0 και για D=1 θα έχουµε Q(t+1)=1. Αυτή η λειτουργία του κυκλώµατος περιγράφεται από το πίνακα αλήθειας του σχήµατος 3.1-6, από τον οποίο προκύπτει, µε τη βοήθεια πάντα του χάρτη Καρνώ και η χαρακτηριστική εξίσωση του κυκλώµατος, Q(t+1)=ED+E′Q t) και για Ε=1: Q(t+1)=D.

Σχήµα 3.1-6 Υλοποίηση D Latch µε enable

Την είσοδο ενεργοποίησης Ε θα τη συναντήσετε πολλές φορές και µε το συµβολισµό G. Τελειώνοντας να αναφέρουµε ότι τα D Latches κυκλώµατα χρησιµοποιούνται κατά κόρον σαν προσωρινές µνήµες (µνήµες RAMs).

Flip-flops Γενικά. Όπως αναφέραµε ήδη οι έξοδοι των Flip–flops παρακολουθούν (δειγµατοληπτούν) τις εισόδους τους αλλάζοντας κατάσταση σε συγκεκριµένες χρονικές στιγµές, που καθορίζονται από την ανερχόµενη ή την κατερχόµενη ακµή του σήµατος του ρολογιού τους στην είσοδο clk (σύγχρονα ακολουθιακά κυκλώµατα). Εδώ εντοπίζεται άλλωστε και η βασική διαφορά τους µε τα κυκλώµατα Latches. Τη διαδικασία αλλαγής κατάστασης τη λέµε ενεργοποίηση ή πυροδότηση (trigerring) του Flip–flop. Όταν η πυροδότηση γίνεται στην ανοδική ακµή του σήµατος του ρολογιού, το οποίο εφαρµόζεται στην είσοδο clk του Flip–flop, έχουµε θετικής ακµής πυροδότησης Flip–flop (Positive Edge-Triggered Flip-flop), ενώ όταν η πυροδότηση γίνεται στη καθοδική ακµή του σήµατος, έχουµε αρνητικής ακµής πυροδότησης Flip–flop (Negative Edge- Triggered Flip-flop). H είσοδος clk ενός Flip–flop

Είσοδοι Έξοδος Τρόποι Λειτουργίας E D Q (t) Q (t+1)

Hold 0 x 0 0 Hold 0 x 1 1

Transparent 1 0 x 0 Transparent 1 1 x 1

δ. Πίνακας αλήθειας D Latch µε enable

β. Λογικό κύκλωµα D Latch µε enable

D

Q′

Q

E

R

S

α. Σχηµατικό διάγραµµα D Latch µε enable

D

Ε

Q

Q′

S

R γ. Λογικό Σύµβολο D Latch µε enable

Q

Q′

D

Ε

Q(t+1)=ED+E′Q( t) και για Ε=1: =Q(t+1) =D

E

0

1

00 01 11 10

0 1 1 0 0 0 1 1

DQ t

ε. Χαρακτηριστική εξίσωση D


106

συµβολίζεται µε ένα τρίγωνο, το οποίο δηλώνει συµπεριφορά ενεργοποίησης µε ακµή. Αν στον ακροδέκτη της εισόδου clk υπάρχει ο κύκλος αναστροφής, σχήµα 3.1-7β, τότε η πυροδότηση γίνεται στην κατερχόµενη (αρνητική) ακµή του σήµατος, αν δεν υπάρχει, τότε η πυροδότηση γίνεται στην ανερχόµενη (θετική) ακµή του σήµατος του ρολογιού τους (σχήµα 3.1-7α).

Σχήµα 3.1-7 Λογικά σύµβολα του D Flip-flop.

Στη συνέχεια θα αναφερθούµε στα κυκλώµατα των βασικών Flip–flops, περιγράφοντας τη λειτουργία τους, είτε µε τη βοήθεια των χαρακτηριστικών πινάκων και των πινάκων αλήθειας τους, είτε µε τις κυµατοµορφές (καµπύλες) χρονισµού. Οι χαρακτηριστικοί πίνακες περιγράφουν σύντοµα τη λειτουργία των ακολουθιακών κυκλωµάτων και οι πίνακες αλήθειας απεικονίζουν τις χαρακτηριστικές εξισώσεις τους. Οι χαρακτηριστικές εξισώσεις προσδιορίζουν την επόµενη κατάσταση Q(t+1) της εξόδου ενός τέτοιου κυκλώµατος σαν συνάρτησης της τρέχουσας κατάστασής του Qt και των εισόδων του, χωρίς να περιγράφουν µε λεπτοµέρειες τη συµπεριφορά χρονισµού του κυκλώµατος. Περιγράφουν δηλαδή οι χαρακτηριστικές εξισώσεις, τη λειτουργική απόκριση των ακολουθιακών κυκλωµάτων. Με τις κυµατοµορφές χρονισµού τέλος, δείχνουµε γραφικά τον τρόπο αλλαγής κατάστασης των εξόδων τους σε κάθε αλλαγή του σήµατος του ρολογιού τους.

D Flip-flop master-slave Χρησιµοποιώντας δύο D Latch κυκλώµατα µε τον τρόπο που δείχνει το σχήµα 3.1-8α, έχουµε µια υλοποίηση Flip-flop µε τη τεχνική master-slave (αφέντη-σκλάβου). Τα δύο D Latches αποτελούν, το µεν πρώτο το κύκλωµα master (αφέντης), το δε δεύτερο το κύκλωµα slave (σκλάβος). Είναι συνδεδεµένα µεταξύ τους έτσι, ώστε η έξοδος QΜ του master να αποτελεί την είσοδο D του slave. Επίσης, η είσοδος D του master και η έξοδος Q του slave, αποτελούν αντίστοιχα, την είσοδο D και την έξοδο Q του master-slave D Flip-flop. Οι είσοδοι ενεργοποίησης Ε των δύο Latches κυκλωµάτων συνδέονται µε την είσοδο clk, στην οποία εφαρµόζεται το σήµα του ρολογιού, µε τέτοιο τρόπο ώστε, όταν το master ενεργοποιείται, το slave να παραµένει απενεργοποιηµένο και αντίστροφα. Αυτό γίνεται µε τον αντιστροφέα, ο οποίος παρεµβάλλεται µεταξύ των εισόδων ενεργοποίησης Ε των δύο Latches και ο οποίος θα πρέπει να είναι γρηγορότερος από το master. Οι κυµατοµορφές χρονισµού σχήµα (3.1-8) θα µας βοηθήσουν να κατανοήσουµε αυτή τη λειτουργία. Όταν το clk γίνεται 1 (ανερχόµενη ακµή του σήµατος), ενεργοποιείται το master και η τιµή της εισόδου D περνάει στην έξοδο QM. Την ίδια χρονική στιγµή το slave µένει απενεργοποιηµένο χωρίς να έχει συµβεί καµιά µεταβολή στην έξοδό του, αφού η είσοδός του Ε έχει πάρει τιµή 0 πριν συµβεί οτιδήποτε στην έξοδο QM, µια και ο αντιστροφέας είναι γρηγορότερος από το master. ∆ιατηρείται έτσι στην έξοδο Q του κυκλώµατος η τιµή 0 (αρχική τιµή του Q και του QM όπως φαίνεται στις καµπύλες του σχήµατος). Όταν η τιµή του clk γίνει 0 (κατερχόµενη ακµή του σήµατος), το master απενεργοποιείται και ταυτόχρονα ενεργοποιείται το slave, µε αποτέλεσµα η έξοδος QM, στην οποία βρίσκεται αποθηκευµένη η τιµή της εισόδου D του Flip flop, να περάσει στην έξοδο του slave, στην έξοδο Q δηλαδή του Flip-flop. Συµπερασµατικά µπορούµε να πούµε, µε βάση τη παραπάνω ανάλυση, ότι κατά το χρονικό διάστηµα που το master είναι ενεργοποιηµένο, η έξοδος Q του Flip-flop είναι αποµονωµένη από την είσοδό του, µε αποτέλεσµα να µην επηρεάζεται από καµιά µεταβολή της, ενώ όταν ενεργοποιείται το slave, η είσοδος του Flip-flop αποµονώνεται από την έξοδό του, µε αποτέλεσµα οποιαδήποτε µεταβολή της εξόδου του αυτή τη χρονική στιγµή να µην επηρεάζει την είσοδο. Για να έχουµε νέα αλλαγή της κατάστασης στην έξοδο του Flip-flop, θα πρέπει απαραίτητα να φτάσει η αρνητική ακµή ενός νέου σήµατος στην είσοδο clk του κυκλώµατος. Έτσι, Όποια τιµή έχει η είσοδος D,

α. D Flip-flop πυροδότησης θετικής ακµής

Q

clk Q′

D β. D Flip-flop πυροδότησης αρνητικής ακµής

Q

clkQ′

D


107

περνάει στην έξοδο Q του Flip-flop, κάθε φορά που φτάνει στην είσοδο clk του κυκλώµατος η κατάλληλη ακµή ενός νέου σήµατος του ρολογιού του. Ο πίνακας αλήθειας του D flip flop φαίνεται και αυτός στο σχήµα 3.1-8, από τον οποίο εύκολα, µε τη βοήθεια του χάρτη Καρνώ, υπολογίζουµε και τη χαρακτηριστική εξίσωση του κυκλώµατος.

Σχήµα 3.1-8. Μaster-Slave D flip flop µε ενεργοποίηση στην αρνητική ακµή.

J-K Flip-flop πυροδότησης ακµής Η λειτουργία ενός J-K Flip-flop περιγράφεται από το πίνακα αλήθειας του σχήµατος 3.1-9β. Στο σχήµα φαίνεται επίσης το λογικό σύµβολο του Flip-flop, απ΄ το οποίο προκύπτει, ότι το Flip-flop διαθέτει δύο εισόδους δεδοµένων των J και K, οι τιµές των οποίων δηµιουργούν κάθε φορά τις καταστάσεις που φαίνονται στο χαρακτηριστικό πίνακα.

Σχήµα 3.1-9 Σχεδίαση J-K Flip-flop

Από το πίνακα αλήθειας και την απλοποίηση στο χάρτη Καρνώ έχουµε : Q(t+1)=JQ′(t)+K′Q(t). Η υλοποίηση του κυκλώµατος προκύπτει εύκολα στη συνέχεια και φαίνεται στο σχήµα 3.1-9γ. Πρόκειται για J-K Flip-flop πυροδότησης ακµής, η σχεδίαση του οποίου χρησιµοποιεί

D Q

Q′ clk

K

J

Q

Q′

γ. Υλοποίηση J-K Flip-flop µε βάση το D Flip-flop

J

clk

K

Q

Q′

α. Λογικό σύµβολο J-K Flip/flop

Q(t+1)=JQ′( t)+K′Q( t)

KQ( t) J

0 1 0 0 1 1 0 1

00 01 11 10

0

1

β. Πίνακας αλήθειας και χαρακτ. εξίσωση του J-K Flip/flop

J K Q(t) Q(t+1) 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0

δ. Χαρακτηριστκός πίνακας του J-K Flip/flop

J K clk Q Q′ Κατάσταση 0 0 ↑ Q Q′ hold 0 1 ↑ 0 1 reset 1 0 ↑ 1 0 set 1 1 ↑ Q′ Q Toggle

clk D Qt Q (t+1) Λειτουργίeς 0 0 0 Hold 0 1 0 Hold 1 0 1 Transparent 1 1 1 Transparent

γ. Πίνακας αλήθειας και χαρακτηριστική εξίσωση του D Flip-flop

DQt

01

0 1 0 0 1 1

Q(t+1) =D

α. Σχηµατικό διάγραµµα master–slave D Flip-flop

master–slave D Flip-flop

Q′

QD

clk

QM Q

Q′

D

Ε

master Q

Q′

D

Ε

slave

β. Κυµατοµορφές χρονισµού master– slave D Flip-flop

clk

QM

Q

D


108

σαν βάση το D Flip-flop µε χαρακτηριστική εξίσωση, Q(t+1)=D. Με τον τρόπο αυτό µπορεί να σχεδιασθεί οποιοδήποτε Flip-flop, αν υπολογιστεί πρώτα η χαρακτηριστική του εξίσωση σαν λογική συνάρτηση των εισόδων του και της τρέχουσας κατάστασης Qt. Η έξοδος του κυκλώµατος, που υλοποιεί τη χαρακτηριστική εξίσωση, οδηγεί την είσοδο του D Flip-flop. Ο χαρακτηριστικός πίνακας (3.1-9δ) του κυκλώµατος περιγράφει σύντοµα τη λειτουργία του J-K Flip-flop, δείχνοντας τις τέσσαρες διαφορετικές λειτουργίες του. Για J=K=0 η έξοδος του Flip-flop δεν αλλάζει κατάσταση (Hold). Για τιµές J=0 και J=1 µε το J≠K η έξοδος Q του J-K Flip-flop γίνεται αντίστοιχα 0 (reset) και 1 (set). Τέλος για J=K=1 έχουµε τη κατάσταση Toggle (εναλλαγή). Σ΄ αυτή τη περίπτωση η έξοδος Q του Flip-flop παίρνει τη συµπληρωµατική της τιµή κάθε φορά που ένα νέο σήµα (κατάλληλη ακµή) φτάνει στην είσοδο clk τoυ Flip-flop.

T Flip-flop Το Τ (Toggle) Flip-flop υλοποιείται εύκολα από ένα J-K Flip-flop µε τον τρόπο που δείχνει το σχηµατικό διάγραµµα του σχήµατος 3.1-10α. Είναι δηλαδή ένα J-K Flip-flop που λειτουργεί στη κατάσταση toggle. Η έξοδος Q εποµένως του Flip-flop αλλάζει κατάσταση στη κατάλληλη ακµή κάθε νέου σήµατος που φτάνει στην είσοδο clk του κυκλώµατος. Η αλλαγή, σύµφωνα µε τη συγκεκριµένη σχεδίαση, γίνεται στη θετική ακµή. Από το χαρακτηριστικό πίνακα του Τ Flip-flop (σχήµα 3.1-10γ) προκύπτει εύκολα η χαρακτηριστική του εξίσωση, η οποία είναι Q(t+1)=Q′t. Στο σχήµα 3.1-10β φαίνονται επίσης οι κυµατοµορφές χρονισµού ενός Τ Flip-flop. Παρατηρώντας προσεκτικά αυτές τις κυµατοµορφές θα διακρίνετε, ότι η συχνότητα του σήµατος της εξόδου Q είναι η µισή της συχνότητας του σήµατος του ρολογιού (το σήµα στην έξοδο Q έχει διπλάσια περίοδο). Αυτό το κύκλωµα εποµένως µπορεί να χρησιµοποιηθεί και σαν ένα κύκλωµα διαιρέτη συχνότητας µε το δύο.

Σχήµα 3.1-10 Τ Flip-flop.

Πολλές φορές, όταν χρησιµοποιούµε κυκλώµατα Τ Flip-flops, δεν είναι απαραίτητο αυτά να αλλάζουν κατάσταση σε κάθε σήµα του ρολογιού τους. Γι΄ αυτή τη χρήση έχει σχεδιαστεί το Τ Flip-flop µε είσοδο ενεργοποίησης. Μια τέτοια υλοποίηση µπορεί επίσης να προέλθει από ένα J-K Flip-flop µε τον τρόπο που δείχνει το σχηµατικό διάγραµµα του σχήµατος 3.1-11.

Σχήµα 3.1-11 Τ Flip-flop µε και χωρίς enable

J

clk

K

Q

Q′

“1”

T

α. Σχηµατικό διάγραµµα ενός Τ Flip-flop

β. Κυµατοµορφές χρονισµού ενός Τ Flip-flop

clk

Q

Q(t+1)=Q′t

Clk=T Qt Q(t+1) ↑ 0 1 ↑ 1 0

γ. Χαρακτηριστικός πίνακας και και χαρακτηριστική εξίσωση του Τ Flip-flop

J

clk

K

Q

Q′

Ε T

α. Σχηµατικό διάγραµµα ενός Τ Flip-flop µε enable

Q(t+1)=ΕQ′( t)+Ε′Qt Clk=T E Qt Q(t+1) Κατάσταση

x 0 0 0 hold x 0 1 1 hold ↑ 0 0 1 Toggle ↑ 1 1 0 Toggle

β. Χαρακτηριστικός πίνακας και χαρακτηριστική εξίσωση του Τ Flip-flor µε enable


109

Ο χαρακτηριστικός πίνακας και η χαρακτηριστική εξίσωση του κυκλώµατος, η οποία προκύπτει εύκολα απ΄ αυτόν, φαίνονται επίσης στο σχήµα 3.1-11. Η είσοδος E (είσοδος ενεργοποίησης) τώρα, όταν έχει τιµή 0, οδηγεί το Flip-flop σε κατάσταση Hold, αφού τότε J=K=0 και η έξοδός του εποµένως δεν θα αλλάζει κατάσταση. Όταν το Ε γίνεται 1 (J=K=1) το Flip-flop περνάει σε κατάσταση toggle, αλλάζοντας έτσι τη κατάσταση της εξόδου του κάθε φορά που ένα νέο σήµα φτάνει στην είσοδο clk. Όπως και για το J-K Flip-flop έτσι και για το Τ Flip-flop έχουµε σηµαντικές υλοποιήσεις µε βάση το D Flip-flop. Στο σχήµα 3.1-12 φαίνονται δύο τέτοιες υλοποιήσεις.

Σχήµα 3.1-12 Υλοποιήσεις Τ Flip-flop µε βάση το D Flip-flop.

Ασύγχρονες είσοδοι των Flip-flops Όλες οι είσοδοι των Flip-flops που γνωρίσαµε µέχρι τώρα, εισάγουν δεδοµένα, τα οποία µαζί µε τη τρέχουσα κατάσταση διαµορφώνουν την επόµενη κατάσταση των εξόδων τους. Για να συµβεί αυτό χρειάζεται κάθε φορά η κατάλληλη ακµή ενός νέου σήµατος στην είσοδο του ρολογιού. Στα ολοκληρωµένα κυκλώµατα που περιέχουν Flip-flops θα συναντήσουµε δύο επί πλέον εισόδους, την είσοδο Preset (PR) και την είσοδο Clear (CLR), οι οποίες µπορεί να κάνουν αντίστοιχα set ή reset την έξοδο του Flip-flop.

Σχήµα 3.1-13 D Flip-flop µε ασύγχρονες εισόδους Preset και Clare.

Η ενεργοποίηση της εισόδου Preset (προτοποθέτηση) οδηγεί τη κανονική έξοδο του κυκλώµατος σε κατάσταση set (Q =1), ενώ η ενεργοποίηση της εισόδου Clear (µηδενισµός) την επαναφέρει στο 0, τη “καθαρίζει”, όπως έχει επικρατήσει να λέγεται. Επειδή η προτοποθέτηση και ο µηδενισµός δεν χρειάζονται τη µεσολάβηση κάποιου σήµατος στην είσοδο clk για να συµβούν, οι είσοδοι αυτές ονοµάζονται ασύγχρονες είσοδοι, σε αντίθεση µε τις σύγχρονες εισόδους δεδοµένων. Ένα Flip-flop εποµένως που διαθέτει και ασύγχρονες εισόδους, θα χαρακτηρίζεται από δύο λειτουργίες, την ασύγχρονη και τη σύγχρονη (χαρακτηριστικός πίνακας του σχήµατος 3.1-13). Στην ασύγχρονη λειτουργία θα συµβαίνουν όσα αναφέραµε για την ενεργοποίηση των εισόδων preset και clear. Η σύγχρονη λειτουργία αφορά όλα όσα µέχρι τώρα αναφέρθηκαν για τη λειτουργία των Flip-flops. Για να συµβεί η σύγχρονη λειτουργία, θα πρέπει απαραίτητα, να απενεργοποιηθούν οι ασύγχρονοι είσοδοι.

T

E D Q

Q′ clk

Q

Q′

β. T Flip-flop µε enable. Υλοποίηση µε βάση το D F/f

α. T Flip-flop. Υλοποίηση µε βάση το D F/f

Q

Q′

D Q

Q′ clk T

Είσοδοι Έξοδοι Τρόπος Λειτουργίας PR CLR Clk D Q Q′ Ασύγχρονο Set 0 1 x x 1 0 Ασύγχρονο Reset 1 0 x x 0 1

Prohibited 0 0 x x 1 1 Transparent 1 1 ↑ 0 0 1 Transparent 1 1 ↑ 1 1 0

β. Χαρακτηριστικός πίνακας D-F/fµε PR και CLR α. Λογικό σύµβολο D-F/f µε PR και CLR

PR

CLR

Q D

Q′

clk


110

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Στο εργαστηριακό µέρος αυτής της ενότητας θα υλοποιήσουµε κυκλώµατα Latches και Flip-flops µε πύλες. Θα γνωρίσουµε τα Ο.Κ. 7475 (4 D Latches), 7474 (2 D Flip-flops πυροδότησης ακµής) και 7476 (2J-K Flip-flops master-slave). Θα δούµε τέλος και απλές εφαρµογές κυκλωµάτων Flip-flops σαν διαιρετών συχνότητας. Πριν προχωρήσουµε στην υλοποίηση αυτών των κυκλωµάτων ας θυµηθούµε µερικά σύµβολα και συµβολισµούς που θα συναντήσουµε στα φύλλα δεδοµένων και αφορούν τα Flip-flops αλλά και γενικότερα τα ακολουθιακά κυκλώµατα. Η είσοδος του ρολογιού (clk ή Cp) συµβολίζεται πάντα µε ένα τρίγωνο στο τέλος του αντίστοιχου ακροδέκτη, όταν το κύκλωµα πυροδοτείται στην θετική ακµή του σήµατος του ρολογιού. Το ίδιο σύµβολο µε τον κύκλο αναστροφής µπροστά δείχνει ότι η πυροδότηση γίνεται στην αρνητική ακµή του σήµατος (σχήµατα 3.1-14α και3.1-14β, αντίστοιχα). Τον ακροδέκτη της συµπληρωµατικής εξόδου ενός Flip-flop µπορεί επίσης να τον δείξουµε µε έναν από τους τρόπους που δείχνουν τα λογικά σύµβολα του σχήµατος 3.1-14α και 3.1-14β. Ο συµβολισµός που φαίνεται στο λογικό διάγραµµα του σχήµατος 3.1-14γ είναι λαθεµένος,, αφού είναι συµβολισµός που δηλώνεται µε διπλή άρνηση, και σηµαίνει (Q′)′=Q.

Σχήµα 3.1-14. Λογικά σύµβολα Flip-flops.

Στις στήλες των πινάκων αλήθειας, που αφορούν τις εισόδους clk, η περιγραφή του τρόπου αλλαγής κατάστασης του κυκλώµατος δηλώνεται µε βέλη που δείχνουν την ακµή στην οποία είναι ενεργό του σήµα του ρολογιού (↑ : θετικής ακµής πυροδότηση και ↓ : αρνητικής ακµής πυροδότηση), ή µε τα σύµβολα ⎡↓ και ⎣↑ , τα οποία δηλώνουν master-slave Flip-flop αρνητικής και θετικής, αντίστοιχα, πυροδότησης. Σε κείµενα ή και στήλες πινάκων αλήθειας η πλάγια γραµµή ( / ) µπροστά από το συµβολισµό ή την ονοµασία του ακροδέκτη, π.χ. /S ή /Clear, σηµαίνει την ενεργοποίησή τους µε λογικό 0. Τέλος, ένα ιδιαίτερα κρίσιµο µέγεθος για τη σχεδίαση του κυκλώµατος ενός Flip-flop αποτελεί η συχνότητα του ρολογιού (Fclk ή Fcp), η οποία για τα Ο.Κ. των Flip-flops µε τα οποία εµείς θα ασχοληθούµε κυµαίνεται µεταξύ των 25 µε 30 MHx. Άσκηση 1 Υλοποιήστε το κύκλωµα του σχήµατος 3.1-3. Επαληθεύστε πειραµατικά τον πίνακα αλήθειας του και το διάγραµµα των κυµατοµορφών του σχήµατος 3.1-15. Μετατρέψτε στη συνέχεια το προηγούµενο κύκλωµα σε S-R Latch µε enable και επαληθεύστε τη λειτουργία του. Σχήµα 3.1-15 ∆ιάγραµµα κυµατοµορφών του S-R Latch.

QD

clk Q

β.

Q

clkQ′

α.

D

γ.

λάθος

Q

CLKQ′

D

Set Reset Hold Set Hold Καταστάσεις :

S

R

Q

Q′

1 0 1 0 1 0 1 0


111

Στο διάγραµµα φαίνεται γραφικά ο τρόπος που οι έξοδοι του Latch αλλάζουν κατάσταση. Οι αλλαγές στην έξοδο παίρνουν υπ΄ όψη τους, εκτός των τιµών των S και R και τη τρέχουσα κατάσταση του κυκλώµατος. Το O.K. 7475 (4 D-Latch). Το Ο.Κ. 7475 περιλαµβάνει τέσσερα D latches, τα οποία έχουν ανά δύο µια κοινή είσοδο ενεργοποίησης (enable input). Το λογικό τους διάγραµµα και ο πίνακας αλήθειας τους φαίνονται στο σχήµα 3.1-16. Περισσότερες πληροφορίες όπως συµβαίνει µε όλα τα Ο.Κ. που χρησιµοποιούµε στο εργαστήριο, θα βρείτε στα φύλλα δεδοµένων. Σχήµα 3.1-16 Λογικό διάγραµµα και Πίνακας αλήθειας ενός latch του Ο.Κ. 7475 Άσκηση 2 Μελετήστε και επαληθεύστε τη λειτουργία για ένα από τα τέσσερα latch του Ο.Κ. 7475 µε βάση τον πίνακα αλήθειας του. Στη συνέχεια χρησιµοποιήστε δύο latches (1ο και 3ο) και σχεδιάστε, υλοποιήστε και επαληθεύστε τη λειτουργία ενός κυκλώµατος D Flip-flop master-slave θετικής πυροδότησης (Positive Edge-Triggered). Τα Ο.Κ. 7474 (D Flip-flop) και 7476 ( J-K Flip-flop). Τα Ο.Κ. 7474 και 7476 περιλαµβάνουν από δύο Flip-flops D και J-K, αντίστοιχα. Είναι από τα πιο διαδεδοµένα MSI ολοκληρωµένα κυκλώµατα µε D και J-K Flip-flops. Περιέχουν και τα δύο ασύγχρονες εισόδους (preset και clear). Άσκηση 3 Επαληθεύστε τη λειτουργία ενός από τα D Flip-flops που περιέχει το Ο.Κ. 7474. α. Μελετήστε προσεκτικά τα αποτελέσµατα για να κατανοήσετε την ασύγχρονη και σύγχρονη λειτουργία του. β. Σχεδιάστε ταυτόχρονα πειραµατικά τις κυµατοµορφές χρονισµού του κυκλώµατος για D=1 και αρχική κατάσταση για την έξοδο του Flip-flo, Q=0. Προσπαθήστε να κατανοήσετε καλά τον τρόπο πυροδότησης του Flip-flop. Άσκηση 4 Με βάση το D Flip-flop σχεδιάσετε ηλεκτρονικά και υλοποιείστε τo κύκλωµα του J-K Flip-flop του σχήµατος 3.1-9. Χρησιµοποιείστε για τη σχεδίαση τα Ο.Κ. 7474, 7404, 7408 και 7432. Επαληθεύστε τη λειτουργία του κυκλώµατος µε βάση το χαρακτηριστικό πίνακα του J-K Flip-flop

E D Q 0 x Q 1 1 1 0 0 0

¼ 7475Latch

E

D Q


112

Άσκηση 5 α. Επαληθεύστε τη λειτουργία για ένα από τα δύο J-K Flip-flop του Ο.Κ. 7476. (Μην αποσυνδέετε το κύκλωµα). β. Με βάση όσα γνωρίσατε για τα Τ Flip flops, χρησιµοποιείστε ένα J-K Flip-flop από το Ο.Κ. 7476 για να υλοποιήσετε πρώτα ένα Τ Flip-flop και στη συνέχεια ένα Τ Flip-flop µε enable. Επαληθεύστε τις λειτουργίες των κυκλωµάτων και σχεδιάστε πειραµατικά τις




Κύκλωµα Τ F/f Κύκλωµα Τ F/f µε enable


113

κυµατοµορφές χρονισµού του πρώτου κυκλώµατος. Υπολογίστε γραφικά από τις κυµατοµορφές χρονισµού τη σχέση της συχνότητας του σήµατος του ρολογιού (f(Clk)) µε τη συχνότητα της εξόδου Q (f(Q)). Άσκηση 6 Με βάση το D Flip-flop : α. Σχεδιάσετε ηλεκτρονικά και υλοποιείστε το κύκλωµα ενός Τ Flip-flop, χρησιµοποιώντας το Ο.Κ. 7474. Επαληθεύστε τη λειτουργία του κυκλώµατος. (Μην αποσυνδέετε το κύκλωµα). β. Χρησιµοποιώντας τώρα και το δεύτερο Flip-flop του Ο.Κ. 7474 σχεδιάστε ηλεκρονικά το κύκλωµα που υλοποιεί τη διάταξη του σχήµατος 3.1-17. Μελετήστε τη λειτουργία του και δώστε τη καµπύλη της εξόδου Qout σε σχέση µε την είσοδο clk της διάταξης. Υπολογίστε τη σχέση ανάµεσα στη συχνότητα του ρολογιού (fClk) και τη συχνότητα της εξόδου του (fQout).

Σχήµα 3.1-17

Qout

clk

D Q′

Qclk

D Q′

Qclk

Κύκλωµα

Κυµατοµορφές χρονισµού


114

Ασκήσεις-Προβλήµατα 1. Στο σχήµα 3.1-18α φαίνεται το λογικό σύµβολο, το σήµα του ρολογιού και οι µεταβολές των εισόδων J και K ενός J-K Master-Slave θετικής πυροδότησης Flip-flop. Να σχεδιάσετε τη καµπύλη των µεταβολών της εξόδου Q του Flip-flop (αρχική κατάσταση Q=0).

Σχήµα 3.1-18 Λογικό σύµβολο, σήµα Clk και τιµές των J και K ενός J-K Flip-Flop.

2. Στο σχήµα 3.1-18β φαίνεται το λογικό σύµβολο, το σήµα του ρολογιού και οι µεταβολές των σύγχρονων και ασύγχρονων εισόδων ενός Τ Master-Slave αρνητικής πυροδότησης Flip-flop. Να σχεδιασθεί η καµπύλη µε τις µεταβολές της εξόδου Q του κυκλώµατος. (αρχική κατάσταση Q=0). 3. Ένα ακολουθιακό κύκλωµα µε έξοδο Q και εισόδους Α και Β ανταποκρίνεται στο πίνακα αλήθειας που ακολουθεί (πίνακας 3.1-2).Έχοντας στη διάθεσή σας τα Ο.Κ. 7474 (D Flip-flop), 7486 (πύλες XOR 2 εισόδων) και 7404 (αντιστροφείς), σχεδιάστε το κύκλωµα.

Πίνακας 3.1-2

4. Σχεδιάστε το πίνακα αλήθειας για το ακολουθικό κύκλωµα που ακολουθεί (σχήµα 3.1-19), υπολογίζοντας την επόµενη κατάσταση Q(t+1) της εξόδου του. Σχήµα 3.1-19 Ακολουθιακό κύκλωµα

E

PR

CLR

clk

T

PR

CLR

E

Q′

Q

clk

α. Υπολογισµός της κατάστασης Q(t+1) του J-K Flip-Flop.

β. Υπολογισµός της κατάστασης Q(t+1) του Τ Flip-Flop.

J

clk

K K

J

Q′

Q

clk

Q Α Β Q (t+1) 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0

D QABC clk

Υ

Ακολουθιακά κυκλώµατα. Καταχωρητές

115

Παράλληλοι καταχωρητές Κάθε Flip-flop έχει τη δυνατότητα αποθήκευσης, όπως είναι ήδη γνωστό, ενός δυαδικού ψηφίου (bit). Περισσότερα Flip-flops κατάλληλα συνδεδεµένα αποτελούν µια µονάδα αποθήκευσης δυαδικών ψηφίων, την οποία ονοµάζουµε καταχωρητή (register). O καταχωρητής δηλαδή είναι ένα κύκλωµα αποθήκευσης δυαδικών πληροφοριών. Υλοποιείται µε D Flip-flops, ο αριθµός των οποίων εξαρτάται από τον αριθµό των δυαδικών ψηφίων της προς αποθήκευση πληροφορίας. Ένας καταχωρητής n bits, το µέγεθος n bits καθορορίζει το µήκος του καταχωρητή, θα υλοποιείται µε n αριθµό Flip-flops και θα έχει τη δυνατότητα αποθήκευσης µιας πληροφορίας, η οποία περιέχει n αριθµό δυαδικών ψηφίων. Η υλοποίηση ολοκληρωµένων κυκλωµάτων καταχωρητών πάντως απαιτεί συνήθως και τη χρήση κάποιων επί πλέον λογικών πυλών. Έτσι οι καταχωρητές, µε την ευρύτερη έννοια του όρου, είναι κυκλώµατα αποτελούµενα από Flip-flops για την αποθήκευση δεδοµένων και από πύλες. Οι πύλες ελέγχουν το πότε και πως θα µεταφερθούν τα δεδοµένα στο καταχωρητή. Βασικά κυκλώµατα καταχωρητών αποτελούν οι καταχωρητές παράλληλης φόρτωσης ή απλώς παράλληλοι καταχωρητές όπως συνήθως τους αναφέρουµε. Φόρτωση (Loading) λέγεται η µεταφορά των δυαδικών πληροφοριών µέσα στον καταχωρητή. Έχουµε επίσης τους καταχωρητές ολίσθησης (shift registers) ή απαριθµητές καθώς και τις µνήµες τυχαίας προσπέλασης (random access memory - RAM).

Σχήµα 3.2-1. Καταχωρητής παράλληλης φόρτωσης

Στο σχήµα 3.2-1 φαίνεται το κύκλωµα ενός απλού 4-bit καταχωρητή παράλληλης φόρτωσης. Ένας 4-bit τέτοιος καταχωρητής αποτελείται από τέσσερα D Flip-flopς, οι είσοδοι clk των οποίων συνδέονται µε κοινή γραµµή στο ρολόι του κυκλώµατος. Το σήµα του ρολογιού δηλαδή εφαρµόζεται ταυτόχρονα και στα τέσσερα Flip-flops (σύγχρονο ακολουθιακό κύκλωµα). Το κύκλωµα έχει επίσης µια κοινή γραµµή µηδενισµού (CLR), η οποία του εξασφαλίζει τον ασύγχρονο µηδενισµό και κατ΄ επέκταση την αρχική κατάσταση,

3.2 ΚΑΤΑΧΩΡΗΤΕΣ

Είσοδοι καταχωρητή Έξοδοι καταχωρητή CLR clk I3 I2 I1 I0 A3 A2 A1 A0

0 x x x x x 0 0 0 0 1 ↑ 1 0 1 1 1 0 1 1

β. Αποθήκευση της πληροφορίας 1011 στο καταχωρητή

α. Κύκλωµα 4-bit παράλληλου καταχωρητή

παράλληλη είσοδος

clk

CLR

MSB LSB

I1 I0 I2 I3

A2A3 A1 A0

clk

D0 Q0

clk

D1 Q1

clk

D2 Q2

clk

D3 Q3


116

όλα–0, για τα Flip-flopς του καταχωρητή. Υπάρχουν επίσης τέσσερις γραµµές εισόδου, µια για κάθε ψηφίο της 4-bit πληροφορίας και τέσσερις αντίστοιχες γραµµές στην έξοδο του κυκλώµατος, στις οποίες διαβάζεται η αποθηκευµένη πληροφορία. Μια 4-bit πληροφορία, η 1 0 1 1 για παράδειγµα, φτάνει στις εισόδους D0, D1, D2 και D3 των τεσσάρων Flip-flops από τις γραµµές I3, I2, I1 και I0 της παράλληλης εισόδου του καταχωρητή και στη πρώτη θετική ακµή του σήµατος του ρολογιού, το οποίο εφαρµόζεται σύγχρονα στις εισόδους clk και των τεσσάρων Flip-flops, η πληροφορία φορτώνεται στον καταχωρητή και διαβάζεται στις τέσσαρες γραµµές (A3, A2, A1, A0) της εξόδου του. Ο πίνακας του σχήµατος 3.2-1 περιγράφει αναλυτικά αυτή τη λειτουργία. Ο ασύγχρονος µηδενισµός, ο οποίος µας εξασφαλίζει την αρχική κατάσταση, όλα–0, γίνεται όταν η είσοδος CLR γίνει 0 (CLR =0). Όταν η γραµµή CLR γίνει 1, αρχίζει η σύγχρονη λειτουργία του καταχωρητή.

Καταχωρητές ολίσθησης (Shift Registers) Στο τρόπο φόρτωσης (αποθήκευσης) της πληροφορίας οφείλουν το όνοµά τους οι καταχωρητές ολίσθησης. Είναι κυκλώµατα που χρησιµοποιούνται για αποθήκευση πληροφοριών, αλλά και σε άλλες εφαρµογές. Υλοποιούνται µε D Flip-flops και έχουν κοινή γραµµή clk (σύγχρονο clk ), που σηµαίνει ότι το σήµα του ρολογιού εφαρµόζεται ταυτόχρονα σε όλα τα Flip-flops. Τα ολοκληρωµένα κυκλώµατα που περιέχουν τέτοιους καταχωρητές, έχουν συνήθως και ασύγχρονες επί πλέον εισόδους (Preset ή Clear) για τη δηµιουργία των καταστάσεων, όλα-1 ή όλα-0, αντίστοιχα. Μπορεί επίσης να διαθέτουν γραµµές ενεργοποίησης, που ή θα εµποδίζουν την αλλαγή των περιεχοµένων τους (enable input), ή θα οδηγούν την έξοδό τους σε υψηλή αντίσταση (Hi-Z) µε χρήση πυλών τριών καταστάσεων (output enable). Στους καταχωρητές ολίσθησης η αποθηκευµένη πληροφορία ολισθαίνει µια θέση δεξιά (δεξιάς ολίσθησης καταχωρητής) ή µια θέση αριστερά (αριστερής ολίσθησης καταχωρητής), όταν η είσοδος clk δεχθεί τη κατάλληλη ακµή ενός σήµατος του ρολογιού. Ανάλογα µε τον τρόπο φόρτωσης της πληροφορίας οι καταχωρητές ολίσθησης διακρίνονται σε τέσσερις κατηγορίες, τα σχηµατικά διαγράµµατα των οποίων φαίνονται το σχήµα 3.2-2. Στο σχήµα διακρίνονται οι τέσσερις τύποι καταχωρητών ολίσθησης για αποθήκευση 4-bit πληροφοριών. Σε κάθε σχηµατικό διάγραµµα φαίνεται η προς αποθήκευση πληροφορία στην είσοδο του καταχωρητή, το περιεχόµενο του καταχωρητή µετά την αποθήκευση αυτής της πληροφορίας και η τιµή της γραµµής ή των γραµµών εξόδου του καταχωρητή τη στιγµή που η συγκεκριµένη πληροφορία έχει αποθηκευτεί στο καταχωρητή. Οι τέσσερις τύποι των καταχωρητών ολίσθησης καθορίζονται από τον τρόπο εισαγωγής και αποθήκευσης της πληροφορίας και είναι : • Σειριακής εισόδου-παράλληλης εξόδου • Σειριακής εισόδου-σειριακής εξόδου • Παράλληλης εισόδου-παράλληλης εξόδου • Παράλληλης εισόδου-σειριακής εξόδου Στο σχήµα 3.2-2α φαίνεται το σχηµατικό διάγραµµα του καταχωρητή σειριακής εισόδου - παράλληλης εξόδου (serial in - parallel out, SIΡO). Για κάθε νέο παλµό του σήµατος ρολογιού στην είσοδο clk του καταχωρητή, η πληροφορία που είναι αποθηκευµένη ολισθαίνει κατά µία θέση δεξιά, αν πρόκειται για καταχωρητή δεξιάς ολίσθησης. Έτσι, το λιγότερο σηµαντικό ψηφίο (LSB) της πληροφορίας που βρίσκεται ήδη καταχωρηµένη χάνεται, ενώ το περισσότερο σηµαντικό (MSB) δίνει τη θέση του στο ψηφίο που βρίσκεται εκείνη τη στιγµή στη σειριακή είσοδο του καταχωρητή. Μια 4-bit πληροφορία εποµένως, όπως εύκολα γίνεται κατανοητό, θα χρειασθεί τέσσερις παλµούς του σήµατος του ρολογιού στην είσοδο clk για να αποθηκευτεί στον καταχωρητή. Στο πρώτο παλµό θα φορτωθεί το λιγότερο σηµαντικό ψηφίο της, στο δεύτερο το επόµενο, για να συµπληρωθεί τελικά η καταχώρηση της πληροφορίας µε το τέταρτο παλµό, στον οποίο θα φορτωθεί το περισσότερο σηµαντικό ψηφίο. Στο σχήµα 3.2-2β φαίνεται το σχηµατικό διάγραµµα του καταχωρητή σειριακής εισόδου-σειριακής εξόδου (serial in-serial out, SISO). Για κάθε παλµό του σήµατος του ρολογιού που φτάνει στην είσοδο clk, η πληροφορία που είναι αποθηκευµένη ολισθαίνει κατά µία θέση δεξιά και φορτώνεται ταυτόχρονα το ψηφία που βρίσκεται στη σειριακή είσοδο του


117

καταχωρητή. Και εδώ θα χρειαστούν τέσσερις παλµοί του σήµατος clk για τη καταχώρηση της 4-bit πληροφορίας.

Σχήµα 3.2-2. Σχηµατικά διαγράµµατα των τεσσάρων τύπων καταχωρητών ολίσθησης.

Στο σχήµα 3.2-2γ φαίνεται το σχηµατικό διάγραµµα ενός καταχωρητή παράλληλης εισόδου – παράλληλης εξόδου (parallel in-parallel out, ΡIΡO). Τα κυκλώµατα αυτά διαθέτουν γραµµές εισόδου για όλα τα ψηφία της πληροφορίας, η δε πληροφορία φορτώνεται µε ένα παλµό του σήµατος του ρολογιού στην είσοδο clk του καταχωρητή, όπως ακριβώς συνέβαινε και στο παράλληλο καταχωρητή (σχήµα 3.2-1). Στους καταχωρητές ολίσθησης όµως υπάρχει µια ακόµα λειτουργία για το κύκλωµα. Αυτή δίνει τη δυνατότητα ολίσθησης της πληροφορίας προς τα δεξιά. Και οι δύο λειτουργίες (φόρτωση-ολίσθηση) του κυκλώµατος ελέγχονται από ένα σήµα ελέγχου, load/shift (φόρτωση/ολίσθηση), όπως θα δούµε στην αναλυτική ανάπτυξη του αντίστοιχου κυκλώµατος. Τέλος, οι καταχωρητές παράλληλης εισόδου–σειριακής εξόδου (parallel in-serial out, ΡISO), φορτώνουν τη πληροφορία παράλληλα, όπως και οι προηγούµενοι, αλλά και εδώ µια δεύτερη λειτουργία επιτρέπει την ολίσθηση της πληροφορίας προς τη γραµµή εξόδου του καταχωρητή (σχήµα 3.2-2δ). Όπως και στους ΡΙΡΟ καταχωρητές έτσι και εδώ αυτό γίνεται µε ένα σήµα ελέγχου load/shift. Υπάρχουν γραµµές εισόδου για όλα τα ψηφία της πληροφορίας και µία γραµµή εξόδου. Σε µορφή ολοκληρωµένων κυκλωµάτων διατίθενται και συνθετότερα κυκλώµατα καταχωρητών. Το Ο.Κ. 74194 για παράδειγµα, που θα δούµε και στο εργαστηριακό µέρος, είναι ένα Ο.Κ. που περιέχει καταχωρητή, ο οποίος λειτουργεί σαν κύκλωµα δεξιάς ή αριστερής ολίσθησης (αµφίδροµος καταχωρητής) αλλά και σαν καταχωρητής παράλληλης εισόδου παράλληλης εξόδου (ΡΙΡΟ). Τελειώνοντας τη γενική αναφορά στους καταχωρητές ολίσθησης θα πρέπει να αναφέρουµε, ότι χρησιµοποιούνται ευρύτατα σε µια ακόµα σηµαντική εφαρµογή. Τη µετατροπή της σειριακής επικοινωνίας σε παράλληλης και αντίστροφα. Η µεταφορά των δεδοµένων µεταξύ δύο κυκλωµάτων ενός ψηφιακού συστήµατος αλλά και µεταξύ δύο

α. Καταχωρητής SIΡO 1 0 1 1

1 0 1 1

Σειριακή είσοδος

Παράλληλη έξοδος

1 0 1 1

δ. Καταχωρητής ΡISO

1 0 1 1

1 1 Σειριακή έξοδος

0 1 1

Παράλληλη είσοδος

β. Καταχωρητής SISO 1 0 1 1 1 0 1 1

Σειριακή είσοδος Σειριακή έξοδος 1

MSB

1 0 1 1 Παράλληλη έξοδος

MSB LSB

1 0 1 1

Παράλληλη είσοδος

LSB

1 0 1 1

γ. Καταχωρητής ΡIΡO


118

ανεξάρτητων µονάδων, που µπορεί να βρίσκονται και σε µεγάλη απόσταση µεταξύ τους, γίνεται µε δύο τρόπους, σειριακά ή παράλληλα. Στη σειριακή επικοινωνία τα ψηφία της πληροφορίας µεταφέρονται στη σειρά, ψηφίο-ψηφίο και χρησιµοποιείται συνήθως µία γραµµή (ένας αγωγός) για τη µεταφορά τους. Στη παράλληλη επικοινωνία τα ψηφία της πληροφορίας µεταφέρονται ταυτόχρονα κατά οµάδες Ν αριθµού ψηφίων. Οι γραµµές που χρησιµοποιούνται τώρα για τη µεταφορά είναι τόσες, όσα τα ψηφία που µεταφέρονται παράλληλα (Ν γραµµές - αγωγοί).

Καταχωρητής σειριακής εισόδου-παράλληλης εξόδου (SIPO) Στο σχήµα 3.2-3 φαίνεται το κύκλωµα ενός 4-bit καταχωρητή δεξιάς ολίσθησης σειριακής εισόδου-παράλληλης εξόδου (SIPO). Αποτελείται από τέσσερα D Flip-flops µε κοινή είσοδο clk και µια επίσης σύγχρονη γραµµή µηδενισµού (CLR). Η πληροφορία φορτώνεται από τη σειριακή είσοδο του καταχωρητή SI και µπορεί να διαβαστεί στην 4-bit παράλληλη έξοδό του. Η λειτουργία του κυκλώµατος, ο τρόπος δηλαδή που φορτώνεται η πληροφορία (η 1011 στο παράδειγµά µας) στον καταχωρητή, περιγράφεται στο πίνακα του σχήµατος.

Σχήµα 3.2-3 4-bit καταχωρητής SIPO

Αν ενεργοποιήσουµε τη γραµµή µηδενισµού (CLR=0) θα θέσουµε στο κύκλωµα αρχική κατάσταση, όλα–0 (Α3=Α2=Α1=Α1=0), αφού όλα τα Flip-flopς του κυκλώµατος θα κάνουν την έξοδό τους 0, ανεξάρτητα από τις τιµές στη σειριακή (SI) είσοδο και το clk. Απενεργοποιώντας τη γραµµή µηδενισµού (CLR=1) το κύκλωµα περνά στη σύγχρονη λειτουργία του και στη πρώτη θετική ακµή στην είσοδο clk ο καταχωρητής θα αποθηκεύσει στην έξοδο του 1ου Flip-flop (έξοδος Α3 του καταχωρητή), το λιγότερο σηµαντικό ψηφίο της πληροφορίας, ολισθαίνοντας το αποθηκευµένο περιεχόµενο (0 0 0 0) κατά µία θέση δεξιά. Το λιγότερο σηµαντικό ψηφίο έτσι της αποθηκευµένης αρχικά πληροφορίας θα χαθεί, ενώ τη θέση του περισσότερου σηµαντικού ψηφίου στον καταχωρητή θα πάρει το λιγότερο σηµαντικό ψηφίο της προς αποθήκευση πληροφορίας, δηλαδή το 1. Στη δεύτερη θετική ακµή του σήµατος στην είσοδο clk και µε τον ίδιο τρόπο θα φορτωθεί το επόµενης τάξης ψηφίο της πληροφορίας, πάλι ένα 1, στη τρίτη το επόµενο, που είναι το 0 και τέλος µε τη τέταρτη ακµή θα φορτωθεί και το τελευταίο, το περισσότερο σηµαντικό ψηφίο (MSB) της πληροφορίας. Θα χρειαστούν δηλαδή για να φορτωθεί η 4-bit πληροφορία τέσσερις παλµοί του σήµατος του ρολογιού (4 θετικές ακµές) στην είσοδο clk του καταχωρητή. Το κύκλωµα του σχήµατος 3.2-3 µπορεί εύκολα να µετατραπεί σε έναν καταχωρητή αριστερής ολίσθησης, αν παρεµβαίνοντας στη σχεδίαση του κυκλώµατος, θεωρήσουµε σαν είσοδο του καταχωρητή την είσοδο D3 του 4ου Flip-flop. Σε έναν τέτοιο σχεδιασµό η έξοδος

Είσοδοι Καταχωρητή Έξοδοι Καταχωρητή Clear Input (SI) Clock Α3 Α2 Α1 Α0

0 x x 0 0 0 0 1 1 ↑ 1oς παλµός 1 0 0 0 1 1 ↑ 2oς παλµός 1 1 0 0 1 0 ↑ 3oς παλµός 0 1 1 0 1 1 ↑ 4oς παλµός 1 0 1 1

β. Ο τρόπος αποθήκευσης στο καταχωρητή

α. Κύκλωµα 4-bit καταχωρητή SIΡO

LSB

SI

clk

σειριακή είσοδος

παράλληλη έξοδος Α2 Α1 Α0 Α3

MSB

CLR

D3 Q3 D2 Q2 D0 Q0 D1 Q1

clk clk clk clk

1ο F/f 2ο F/f 3ο F/f 4ο F/f


119

Q3 του 4ου Flip-flop θα τροφοδοτεί την είσοδο D2 του 3ου Flip-flop, η Q2 έξοδος την είσοδο D1 του 2ου Flip-flop και η QI έξοδος την είσοδο D0 του 1ου Flip-flop. Οι γραµµές εξόδου του καταχωρητή θα παραµείνουν οι ίδιες, µε την έξοδο του 1ου Flip-flop να αντιστοιχεί στο περισσότερο σηµαντικό ψηφίο και στην έξοδο του 4ου Flip-flop να φορτώνεται το λιγότερο σηµαντικό ψηφίο της πληροφορίας. Στη περίπτωση αυτής της υλοποίησης πρώτο ψηφίο που θα φορτωθεί στον καταχωρητή θα είναι το περισσότερο σηµαντικό ψηφίο, µε το λιγότερο σηµαντικό να φορτώνεται τελευταίο.

Καταχωρητής σειριακής εισόδου- σειριακής εξόδου (SISO) Ένα κύκλωµα που υλοποιεί τον καταχωρητή ολίσθησης σειριακής εισόδου-σειριακής εξόδου (SISO), φαίνεται στο σχήµα 3.2-4. Πρόκειται για 4-bit καταχωρητή µε D Flip-flops. Τα Flip-flops έχουν κοινή γραµµή για το σήµα του ρολογιού και διαθέτουν επίσης κοινή γραµµή µηδενισµού (CLR). H γραµµή µηδενισµού επιτρέπει τη δηµιουργία της αρχικής κατάστασης, όλα–0, στον καταχωρητή, ασύγχρονα. Το κύκλωµα έχει επίσης µία σειριακή είσοδο (SI) για τη ροή των δεδοµένων στον καταχωρητή και µία αντίστοιχη σειριακή έξοδο (SO).

Σχήµα 3.2-4 4-bit καταχωρητής SISO

Ο πίνακας του σχήµατος 3.2-4 δείχνει το τρόπο αποθήκευσης της πληροφορίας 1101 στον καταχωρητή, που είναι παρόµοιος µε τον αντίστοιχο του καταχωρητή SIPO. Με τη γραµµή µηδενισµού στο 0 (CLR=0) µηδενίζεται το περιεχόµενο του καταχωρητή, αφού όλων των Flip-flops οι έξοδοι θα γίνουν 0. Όταν η είσοδος CLR πάρει τιµή 1 (CLR=1) το κύκλωµα θα ξεκινήσει τη σύγχρονη λειτουργία του. Έτσι, µε τη πρώτη θετική ακµή στην είσοδο clk, θα φορτωθεί στο 1ο Flip-flop το λιγότερο σηµαντικό bit της πληροφορίας, το 1 στο παράδειγµά µας, ολισθαίνοντας την υπάρχουσα αποθηκευµένη κατάσταση (0 0 0 0) του καταχωρητή κατά µία θέση δεξιά. Στη δεύτερη ακµή θα φορτωθεί το 0, ολισθαίνοντας ξανά µια θέση δεξιά το αποθηκευµένο ήδη περιεχόµενο του καταχωρητή. Στη τρίτη θα φορτωθεί µε τον ίδιο τρόπο το 1, ενώ µε τη τέταρτη θα φορτωθεί το τελευταίο bit της πληροφορίας (το MSB), ολοκληρώνοντας έτσι τη διαδικασία αποθήκευσης στον καταχωρητή.

SI

CLR

σειριακήείσοδος

D1 Q1

clk

D0 Q0

clk

D2 Q2

clk

D3 Q3

clk

σειριακή έξοδος

SO

clk α. Κύκλωµα 4-bit καταχωρητή SISO

Σειριακή είσοδος και είσοδος Clear

Περιεχόµενα Καταχωρητή

Σειριακή έξοδος

CLR =0, SI=x 0 0 0 0 → 0 (Αρχική κατάσταση, όλα–0)

CLR =1, SI=1 1 0 0 0 → 0 (στο 1ο παλµό του σήµατος)

CLR=1, SI=0 0 1 0 0 → 0 (στο 2ο παλµό του σήµατος)

CLR =1, SI=1 1 0 1 0 → 0 (στο 3ο παλµό του σήµατος)

ClLR=1, SI=1 1 1 0 1 → 1 (στο 4ο παλµό του σήµατος)

β. Ο τρόπος αποθήκευσης στο καταχωρητή


120

Καταχωρητής παράλληλης εισόδου- σειριακής εξόδου (ΡISO) Όπως αναφέρθηκε ήδη, στους καταχωρητές PISO και PIPO διακρίνουµε δύο στάδια λειτουργίας. Το πρώτο αφορά την παράλληλη αποθήκευση της πληροφορίας στον καταχωρητή και το δεύτερο τον τρόπο µετάδοσής της. Οι δύο λειτουργίες ελέγχονται από τη γραµµή ελέγχου φόρτωσης-ολίσθησης (load/shift–L/S′). Στο σχήµα 3.2-5 φαίνεται το σχηµατικό διάγραµµα ενός καταχωρητή παράλληλης εισόδου-σειριακής εξόδου.

Σχήµα 3.2-5 Σχηµατικό διάγραµµα ενός 4-bit PISO καταχωρητή ολίσθησης

Αποτελείται από τέσσερα D Flip-flops και τέσσερις πολυπλέκτες 2x1. Η γραµµή επιλογής εισόδου των πολυπλεκτών, κοινή και για τους τέσσαρες πολυπλέκτες, αποτελεί και τη γραµµή επιλογής των λειτουργιών του καταχωρητή, τη γραµµή L/S′ δηλαδή του κυκλώµατος. Όταν η γραµµή L/S′ παίρνει τιµή 1, τότε ενεργοποιούνται οι είσοδοι I1A, I1B, I1C και I1D των πολυπλεκτών, οι οποίες αντιστοιχούν στις παράλληλες εισόδους A, B, C και D του καταχωρητή. Όταν η τιµή της γραµµής L/S′ γίνει 0, ενεργοποιούνται οι είσοδοι I0A, I0B, I0C και I0D των πολυπλεκτών, οι οποίες οδηγούνται από τη σειριακή είσοδο (Sin) του καταχωρητή η είσοδος I0A, από την έξοδο QA του 1F/f η είσοδος I0B, από την έξοδο QB του 2F/f η είσοδος I0C και τέλος από την έξοδο Qc του 3F/f η είσοδος I0D. Στη πρώτη περίπτωση (L/S′=1) η διαθέσιµη στις παράλληλες εισόδους του καταχωρητή πληροφορία µέσω των εξόδων των πολυπλεκτών οδηγείται στις εισόδους των D Flip-flops. Η πρώτη κατερχόµενη ακµή του σήµατος του ρολογιού στις αντίστοιχες εισόδους των Flip-flops τότε θα οδηγήσει τη πληροφορία στις εξόδους τους QA, QΒ, QC και QD, αντίστοιχα. Έτσι η διαθέσιµη στη παράλληλη είσοδο του καταχωρητή πληροφορία, µε µια αρνητική ακµή του σήµατος του ρολογιού και τη τιµή της γραµµής L/S′ στο 1, θα αποθηκευτεί στον καταχωρητή. Όταν η γραµµή L/S′ πάρει τιµή 0, στις εξόδους των πολυπλεκτών και κατ΄ επέκταση στις εισόδους των D Flip-flops θα περάσουν οι τιµές των γραµµών εισόδου των πολυπλεκτών I0A, I0B, I0C και I0D, οι οποίες είναι, η τιµή της σειριακής εισόδου (Sin) του καταχωρητή και οι τιµές των εξόδων QA, QΒ και QC των Flip-flops, αντίστοιχα. Ο καταχωρητής θα έχει περάσει πλέον σε λειτουργία ολίσθησης. Σε κάθε κατερχόµενη τώρα ακµή του σήµατος του ρολογιού στην έξοδο του 1F/f θα φορτώνεται η τιµή της σειριακή εισόδου (Sin) του καταχωρητή, ολισθαίνοντας έτσι και το περιεχόµενό του κατά µία θέση δεξιά, αφού η τιµή της εξόδου QA θα περνάει µέσω της εισόδου D του 2F/f στην έξοδο QΒ, η τιµή της εξόδου QΒ µέσω της εισόδου D του 3F/f στην έξοδο QC και τέλος η τιµή της εξόδου QC µέσω της εισόδου D του 4F/f θα περνάει στην έξοδο QD. Η τιµή της εξόδου QD, η οποία έξοδος διαχειρίζεται το λιγότερο σηµαντικό bit του περιεχόµενου του καταχωρητή, χάνεται.

QA

QC

QB

QA

QC

QD

clkσειριακή είσοδος (Sin)

L/S′

QB

σειριακή έξοδος

A

B

C

D

MUX 2x1

MUX 2x1

MUX 2x1

MUX 2x1

I0B

I1B

I0C

I1C

I0D

I1D

I0A

I1A

4F/f

D Q

D Q

2F/f

D Q

3F/f

1F/f

D Q


121

Γενικά, στα κυκλώµατα αυτών των καταχωρητών, υπάρχουν είσοδοι παράλληλης φόρτωσης για όλα τα ψηφία της υπό αποθήκευση πληροφορίας, υπάρχει είσοδος για σειριακή αποθήκευση της πληροφορίας, υπάρχει µία γραµµή εξόδου για τη σειριακή µετάδοση της πληροφορίας και τέλος υπάρχει η γραµµή L/S′, η οποία ελέγχει τις λειτουργίες αποθήκευσης και µετάδοσης της πληροφορίας προς και από τον καταχωρητή. Με µια κατάλληλη ακµή στην είσοδο clk φορτώνεται παράλληλα στον καταχωρητή η διαθέσιµη στην αντίστοιχη είσοδό του πληροφορία και σε κάθε επόµενη ακµή του σήµατος του ρολογιού και εφ΄ όσον αλλάξει η τιµή της γραµµής L/S′, η πληροφορία που είναι αποθηκευµένη στον καταχωρητή µπορεί να ολισθαίνει συνέχεια µια θέση (δεξιά ή αριστερά) ανάλογα µε τον τρόπο ολίσθησης του καταχωρητή.

Καταχωρητής παράλληλης εισόδου- παράλληλης εξόδου (ΡIPO)

Ένα ακόµα κύκλωµα καταχωρητή ολίσθησης είναι ο καταχωρητής παράλληλης εισόδου-παράλληλης εξόδου. Αν οι έξοδοι QA, QΒ και QC των αντίστοιχων Flip-flops του κυκλώµατος του σχήµατος 3.2-5 αποτελέσουν και γραµµές εξόδου του κυκλώµατος, θα έχουµε ένα κύκλωµα καταχωρητή παράλληλης εισόδου-παράλληλης εξόδου, όπως φαίνεται στο σχήµα 3.2-6. Το κύκλωµα διαθέτει εισόδους και εξόδους για όλα τα ψηφία της πληροφορίας, µια γραµµή σειριακής εξόδου για τη σειριακή µετάδοση της πληροφορίας, την οποία αποτελεί η έξοδος που διαχειρίζεται το λιγότερο σηµαντικό bit της παράλληλης εξόδου του καταχωρητή και τέλος τη γραµµή L/S′, η οποία ελέγχει τις λειτουργίες αποθήκευσης και µετάδοσης της πληροφορίας προς και από τον καταχωρητή. Η πληροφορία φορτώνεται παράλληλα µε µια κατάλληλη ακµή στη είσοδο clk του κυκλώµατος, όταν η γραµµή L/S′ έχει τιµή 1 και ολισθαίνει κατά µία θέση, σε κάθε νέα ακµή του σήµατος clk , αφού προηγούµενα η τιµή της γραµµής L/S′ πάρει τιµή 0, όπως ακριβώς συνέβαινε και µε το προηγούµενο κύκλωµα.

Σχήµα 3.2-6. Σχηµατικό διάγραµµα ενός 4-bit PIPO καταχωρητή ολίσθησης

Καταχωρητής κυκλικής ολίσθησης Τα κυκλώµατα καταχωρητών κυκλικής ολίσθησης (ανακυκλούµενοι καταχωρητές) χαρακτηρίζονται από τη δυνατότητα ανακύκλωσης µιας καταχωρηµένης πληροφορίας και βρίσκουν εφαρµογή σε αρκετά ψηφιακά συστήµατα. Ένας καταχωρητής ολίσθησης µπορεί να µετατραπεί εύκολα σε καταχωρητή κυκλικής ολίσθησης, µε το τρόπο που δείχνει το σχηµατικό διάγραµµα του σχήµατος 3.2-7. Πρόκειται για ένα κύκλωµα καταχωρητή PISO

1F/f

2F/f

4F/f

3F/f

D Q

D Q

D Q

D Q

clk

Σειριακή έξοδος

Σειριακή είσοδος (Sin)

A

B

C

D

QA

QB

QC

L/S′

MUX 2x1

MUX 2x1

MUX 2x1

MUX 2x1

I0B

I1B

I0C

I1C

I0D

I1D

I0A

I1A

Γραµµή ελέγχουLoad/shift

QC

QΒ

QA

QD


122

σαν αυτόν του σχήµατος 3.2-6, στον οποίο έχει προστεθεί µια γραµµή επιστροφής από τη σειριακή έξοδο (SO) του καταχωρητή στη σειριακή του είσοδο (SI), όπως ακριβώς φαίνεται στο σχήµα 3.2-7. Η αποθήκευση της πληροφορίας γίνεται µε το τρόπο που ήδη γνωρίσαµε. ∆ίνουµε τιµή 1 στη γραµµή L/S′ και η πρώτη στη συνέχεια αρνητική ακµή στην είσοδο clk θα φορτώσει στον καταχωρητή τη πληροφορία που βρίσκεται στη παράλληλη είσοδό του (A,B,C,D). Στη σειριακή είσοδο τώρα του καταχωρητή θα βρίσκεται, µέσω της γραµµής επιστροφής, η τιµή της σειριακής εξόδου του (το ψηφίο της πληροφορίας που βρίσκεται στη λιγότερο σηµαντική θέση του καταχωρητή). Περνώντας τώρα σε λειτουργία ολίσθησης τον καταχωρητή (γραµµή L/S′ στο µηδέν), σε κάθε επόµενη αρνητική ακµή στην είσοδο clk του κυκλώµατος θα φορτώνεται, µέσω της γραµµής επιστροφής ολισθαίνοντας ταυτόχρονα το περιεχόµενο του καταχωρητή µια θέση δεξιά, το ψηφίο που βρίσκεται αποθηκευµένο στη λιγότερο σηµαντική θέση του καταχωρητή. Για τον καταχωρητή εποµένως του σχήµατος 3.2-7, στον οποίο ανακυκλώνεται η πληροφορία 1100, θα έχουµε την εξής λειτουργία. Με απενεργοποιηµένη τη σειριακή είσοδο (γραµµή L/S′ στο µηδέν) και ένα παλµό (αρνητική ακµή) στην είσοδο clk του καταχωρητή, θα φορτωθεί κατά τα γνωστά η πληροφορία 1100. Στη συνέχεια θα ενεργοποιηθεί η σειριακή είσοδος του κυκλώµατος (SI) και η επόµενη αρνητική ακµή στην είσοδο clk, θα φορτώσει στο καταχωρητή το λιγότερο σηµαντικό ψηφίο της πληροφορίας που βρίσκεται στη σειριακή έξοδο του καταχωρητή, ολισθαίνοντας το περιεχόµενό του µια θέση δεξιά. Το περιεχόµενο του καταχωρητή τώρα θα είναι 0110. Έτσι, µετά από τέσσαρες συνολικά διαδοχικούς παλµούς στην είσοδο clk, όσα και τα ψηφία της πληροφορίας, θα έχουµε το πρώτο κύκλο ανακύκλωσης και η πληροφορία θα βρίσκεται ξανά καταχωρηµένη στον καταχωρητή. Τα περιεχόµενα του καταχωρητή σε κάθε βήµα, για τη φόρτωση πρώτα και το πρώτο κύκλο ανακύκλωσης της πληροφορίας στη συνέχεια, φαίνονται στο πίνακα του σχήµατος 3.2-7.

Σχήµα 3.2-7. Καταχωρητής κυκλικής ολίσθησης.

Tους καταχωρητές κυκλικής ολίσθησης τους συναντάµε σε αρκετές εφαρµογές. Χρησιµοποιούνται σε κυκλώµατα ελέγχου απαριθµητών για την υλοποίηση συστηµάτων αυτοµάτου ελέγχου, στην οδήγηση βηµατικών κινητήρων (stepper motors), καθώς και στη κωδικοποίηση των εξόδων ενός πληκτρολογίου.

Σειριακή και παράλληλη επικοινωνία Με τον όρο επικοινωνία µεταξύ δύο ανεξάρτητων ψηφιακών µονάδων εννοούµε τη µεταφορά δεδοµένων από τη µια στην άλλη, όσο κοντά ή µακριά κι΄ αν βρίσκονται µεταξύ τους. Η µεταφορά των δεδοµένων µπορεί να γίνεται είτε σειριακά είτε παράλληλα. Πολλές φορές όµως η µεταφορά των δεδοµένων από µια ψηφιακή µονάδα (ποµπός) σε κάποια άλλη (δέκτης) µπορεί να απαιτεί διαφορετικό τρόπο µετάδοσης, από το τρόπο µε τον οποίο τα δεδοµένα βρίσκονται διαθέσιµα. Έτσι δηµιουργείται η ανάγκη µετατροπής µιας σειριακής µεταφοράς δεδοµένων σε παράλληλης και αντίστροφα. Αυτό γίνεται µε χρήση καταχωρητών. Μετατροπή από σειριακή σε παράλληλη επικοινωνία πετυχαίνουµε µε χρήση καταχωρητών SIPO, ενώ οι καταχωρητές PISO αλλά και οι PIPO µας δίνουν τη δυνατότητα µετατροπής µιας παράλληλης επικοινωνίας σε σειριακής (εργαστηριακή άσκηση 5). Ας δούµε αρχικά τα βασικά γνωρίσµατα των δύο αυτών τεχνικών επικοινωνίας

β. Περιεχόµενα καταχωρητή για τη φόρτωση και ανακύκλωση της πληροφορίας 1100

L/S′ clk Περιεχόµενα κατ-τή 1 ↓ 1 1 0 0 0 ↓ 0 1 1 0 0 ↓ 0 0 1 1 0 ↓ 1 0 0 1 0 ↓ 1 1 0 0

α. Σχηµατικό διάγραµµα ανακυκλούµενου καταχωρητή

Γραµµή επιστροφής

B C D A

clk SI

L/S′

SΟ00 1 1


123

και στη συνέχεια θα δείξουµε τρόπους µετάδοσης µε τη βοήθεια καταχωρητών (παραδείγµατα 1 και 2). Στη σειριακή επικοινωνία τα δεδοµένα που βρίσκονται στη σειριακή έξοδο ενός καταχωρητή (ποµπού) µεταφέρονται bit-bit µε διαδοχικούς παλµούς του σήµατατος του ρολογιού στη σειριακή είσοδο ενός άλλου καταχωρητή (δέκτη) µε µια γραµµή (αγωγό). Ο χρόνος της µεταφοράς τους εποµένως είναι ίσος µε το χρόνο µεταφοράς ενός bit, πολλαπλασιασµένος µε το πλήθος των bitς. Στη παράλληλη επικοινωνία, που χρησιµοποιείται και περισσότερο στα ψηφιακά συστήµατα, η προς µετάδοση πληροφορία των Ν bits που βρίσκεται διαθέσιµη στη παράλληλη έξοδο ενός καταχωρητή (ποµπού), µεταφέρεται µε Ν αριθµό γραµµών (αγωγών) στην παράλληλη είσοδο ενός δεύτερου καταχωρητή (δέκτη). Κάθε ψηφίο δηλαδή χρησιµοποιεί τη δική του γραµµή µεταφοράς. Αρκεί τώρα ένας παλµός στην είσοδο clk του καταχωρητή δέκτη για να φορτωθεί η πληροφορία σ΄ αυτόν. Ο χρόνος που απαιτείται δηλαδή για τη παράλληλη µεταφορά, είναι ο χρόνος µεταφοράς ενός bit. Εποµένως ο χρόνος µεταφοράς µιας πληροφορίας Ν αριθµού bits παράλληλα είναι Ν φορές µικρότερος από τον αντίστοιχο της σειριακής µετάδοσης. Έτσι, η σειριακή µεταφορά δεδοµένων µας προσφέρει χαµηλότερο κόστος, αφού απαιτείται πολύ µικρότερος αριθµός αγωγών και κυκλωµάτων, ενώ η παράλληλη µεταφορά µας προσφέρει ιδιαίτερα µικρούς χρόνους µετάδοσης (µεγάλες ταχύτητες), αλλά και καλύτερη ποιότητα µε µεγαλύτερο όµως κόστος. Υπάρχει ένα ακόµα κρίσιµο σηµείο στη µεταφορά δεδοµένων και σχετίζεται µε το συγχρονισµό των κυκλωµάτων, που στέλνουν και δέχονται δεδοµένα. Θα το δούµε στο παράδειγµα 2. Τα δύο παραδείγµατα που ακολουθούν περιγράφουν το τρόπο µιας σειριακής επικοινωνίας µεταξύ δύο συστηµάτων. Στο πρώτο παράδειγµα η προς µετάδοση πληροφορία βρίσκεται διαθέσιµη σε παράλληλη έξοδο, ενώ στο δεύτερο η προς µετάδοση πληροφορία βρίσκεται διαθέσιµη σε σειριακή έξοδο. Παράδειγµα 1. Σειριακή µετάδοση πληροφορίας από καταχωρητή PISO σε καταχωρητή SIPO Στο σχήµα 3.2-8 φαίνεται ένας τρόπος µεταφοράς δεδοµένων σειριακά από µια ψηφιακή διάταξη σε µια άλλη, που βρίσκονται σε µεγάλη απόσταση µεταξύ τους (ο συµβολισµός // δηλώνει µεγάλη απόσταση). Τη διάταξη που στέλνει τα δεδοµένα (ποµπός-transmitter) αποτελεί ένας καταχωρητής παράλληλης εισόδου-σειριακής εξόδου (PISO), ενώ ένας καταχωρητής σειριακής εισόδου-παράλληλης εξόδου (SIPO) αποτελεί το σύστηµα της διάταξης, που δέχεται και αναπαράγει τα δεδοµένα (δέκτης-receiver). Σχήµα 3.2-8. Σειριακή µεταφορά δεδοµένων. Η προς µετάδοση πληροφορία φορτώνεται µε ένα παλµό clk στον καταχωρητή-ποµπό, ο οποίος συνήθως έχει το ίδιο µήκος µε τον καταχωρητή-δέκτη. Στη συνέχεια οι καταχωρητές περνούν σε λειτουργία ολίσθησης και η πληροφορία των m bits (όσο το µήκος του καταχωρητή), που έχει φορτωθεί ήδη στον καταχωρητή-ποµπό, αρχίζει να ολισθαίνει σειριακά µε τους παλµούς που δέχεται η είσοδος clk του καταχωρητή. Την ίδια στιγµή ο καταχωρητής-δέκτης ολισθαίνει και αυτός σειριακά τα δεδοµένα που δέχεται στη σειριακή του είσοδο. Έτσι κάθε φορά που µεταφέρονται m bits πληροφορίας, αυτά θα βρίσκονται διαθέσιµα στην παράλληλη έξοδο του καταχωρητή-δέκτη. Για να γίνεται σωστά η

Ποµπός

Σειριακή µεταφορά δεδοµένων

Είσοδος παράλληλης φόρτωσης

ΚαταχωρητήςPISO

Παράλληλη έξοδος δέκτη

∆έκτης

ΚαταχωρητήςSIPO / /


124

µεταφορά των δεδοµένων, χρειάζεται συγχρονισµός των δύο συστηµάτων. Ο συγχρονισµός εξασφαλίζεται µε διάφορους τρόπους. Ο πιο απλός είναι η ύπαρξη κοινού ρολογιού για τις δύο µονάδες και χρησιµοποιείται όταν αυτές βρίσκονται σε µικρή απόσταση µεταξύ τους. Για συστήµατα που τα χωρίζουν µεγάλες αποστάσεις, η επίτευξη του συγχρονισµού γίνεται µε επί πλέον bits που στέλνονται µαζί µε τη πληροφορία γι΄ αυτό το σκοπό. Σήµερα, για τη µετάδοση πληροφοριών που βρίσκονται διαθέσιµες σε παράλληλα συστήµατα και πρέπει να µεταφερθούν σειριακά, διατίθενται ειδικά ολοκληρωµένα κυκλώµατα γνωστά µε την ονοµασία UART (Universal Asynchronous Receiver Transmitter). Παράδειγµα 2. Σειριακή µεταφορά πληροφορίας µε καταχωρητές SISO. Στο σχήµα 3.2-9 φαίνεται το σχηµατικό διάγραµµα και οι καµπύλες χρονισµού για τη σειριακή επικοινωνία δύο SISO καταχωρητών. Η πληροφορία που θα µεταφερθεί βρίσκεται πάντα φορτωµένη στον καταχωρητή Α (SISO καταχωρητής) και ολισθαίνοντας µεταφέρεται µε µία γραµµή (αγωγό) στον επίσης SISO καταχωρητή Β. Και εδώ, όπως και στο προηγούµενο παράδειγµα, οι καταχωρητές Α και Β έχουν το ίδιο µήκος. Ο καταχωρητής Α βρίσκεται κατά τη διάρκεια της µεταφοράς της πληροφορίας και σε λειτουργία ανακύκλωσης, η οποία επιτυγχάνεται µε τη γραµµή επιστροφής από τη σειριακή έξοδο (SO) του Α καταχωρητή στην σειριακή του είσοδο ( SI). Η ανακύκλωση γίνεται για να µη χαθεί η πληροφορία και να µπορεί, αν χρειαστεί, να ξαναχρησιµοποιηθεί. Σχήµα 3.2-9. Σειριακή µεταφορά δεδοµένων. Η πληροφορία µεταφέρεται στον καταχωρητή Β σειριακά ολισθαίνοντας σε κάθε παλµό του σήµατος clk του συστήµατος, αν το επιτρέπει η είσοδος ελέγχου ολίσθησης. Με την είσοδο αυτή εξασφαλίζουµε στη διάταξη το συγχρονισµό των δύο µονάδων (ποµπός-δέκτης). Όταν η γραµµή ελέγχου ολίσθησης παίρνει τιµή 0, η έξοδος της πύλης γίνεται 0 (Cp=0) και κανένα σήµα του εξωτερικού ρολογιού δεν φτάνει στις εισόδους clk των καταχωρητών (CpΑ και CpΒ). Η γραµµή ελέγχου ολίσθησης γίνεται 1, όταν πρόκειται να µεταφερθεί η πληροφορία. Στο παράδειγµα που δείχνει το σχήµα 3.2-9β (κυµατοµορφές χρονισµού της µετάδοσης) η αλλαγή αυτή γίνεται στη κατερχόµενη ακµή του σήµατος clk. Όταν συµβεί αυτό, ο επόµενος παλµός του σήµατος, ο Τ1, θα περάσει από τη γραµµή Cp στις εισόδους clk (CpΑ και CpΒ) των καταχωρητών Α και Β. Τη χρονική αυτή στιγµή το λιγότερο σηµαντικό bit της πληροφορίας του καταχωρητή Α βρίσκεται ταυτόχρονα και στη σειριακή είσοδο του καταχωρητή Β, µέσω της γραµµής επικοινωνίας των δύο καταχωρητών. Έτσι

SISO

CpB

α. Σχηµατικό διάγραµµα σειριακής επικοινωνίαςµεταξύ δύο καταχωρητών SISO

SI SO

clk Cp

CpA

Έλεγχος ολίσθησης


1 1 0 0

Α΄ Καταχωρητής Β΄ Καταχωρητής

1 1 0 0

β. ∆ιάγραµµα χρονισµού σειριακής µετάδοσης

clk Έλεγχος ολίσθησης Χρόνος λέξης

Τ1 Τ2 Τ3 Τ4 Cp


125

στη διάρκεια του παλµού Τ1 οι καταχωρητές Α και Β ολισθαίνουν ταυτόχρονα κατά µία θέση δεξιά τα περιεχόµενά τους. Ο µεν πρώτος θα “αδειάσει” το λιγότερο σηµαντικό bit του περιεχοµένου του, ο δε δεύτερος θα το φορτώσει στη περισσότερο σηµαντική θέση του. Με τους παλµούς Τ2 και Τ3 του σήµατος που ακολουθούν, θα φορτωθούν µε τον ίδιο τρόπο τα επόµενα δύο bitς της πληροφορίας, ενώ µετά το τέταρτο παλµό (Τ4), στον οποίο θα φορτωθεί το τελευταίο bit (το MSB), η γραµµή ελέγχου ολίσθησης θα πάρει ξανά τιµή 0, για να σταµατήσει η ολίσθηση στους καταχωρητές. Στη διάρκεια των παλµών Τ1, Τ2, Τ3 και Τ4 η γραµµή επιστροφής θα φορτώσει διαδοχικά ξανά στο καταχωρητή Α από τη σειριακή του είσοδο τα τέσσερα bit της πληροφορίας που αδειάζει µέσω της γραµµής επιστροφής. Έτσι, µετά το τέταρτο παλµό (Τ4), το περιεχόµενο του καταχωρητή Α θα είναι ξανά ίδιο µε το αρχικό. Τα περιεχόµενα που φαίνονται στους καταχωρητές Α και Β του σχήµατος 3.2-9α, αφορούν τη κατάσταση των καταχωρητών µετά το τέταρτο παλµό (Τ4), αν η πληροφορία που µεταφέρθηκε από τον Α στον Β είναι η 1100. Ο χρόνος µεταξύ δύο διαδοχικών παλµών του ρολογιού λέγεται χρόνος του bit (bit time) και χρόνος που χρειάζεται για την ολίσθηση ολόκληρου του περιεχοµένου του καταχωρητή, λέγεται χρόνος λέξης (word time). Ακολουθίες χρονισµού, σαν αυτή του σχήµατος 3.2-9β, συναντάµε στα κυκλώµατα ελέγχου των ψηφιακών συστηµάτων. Σε µια παράλληλη επικοινωνία, είναι προφανές, ότι η ενεργοποίηση των σηµάτων ελέγχου θα διαρκεί όσο ένας παλµός, αφού µε ένα παλµό γίνεται η µεταφορά των δεδοµένων. Στη σειριακή επικοινωνία τα σήµατα ελέγχου διατηρούνται ενεργά για µια περίοδο ίση µε το χρόνο λέξης του συστήµατος. Ο ρυθµός µετάδοσης στη σειριακή µεταφορά δεδοµένων µετριέται σε bits ανά sec (bits/sec). Λόγω του πολύ µεγάλου αριθµού των bits που µεταφέρονται, χρησιµοποιούµε τα πολλαπλάσια του bit (Kbits/sec και Mbits/sec), όπου 1 Kbits=103 bits και 1 Μbits=106 bits. Στη παράλληλη µεταφορά ο ρυθµός µετάδοσης δεδοµένων µετριέται σε bytes ανά sec (bytes/sec) και τα πολλαπλάσιά του Κbytes/sec και Mbytes/sec. Η σειριακή επικοινωνία χρησιµοποιείται κυρίως µεταξύ ψηφιακών µονάδων που βρίσκονται σε απόσταση µεταξύ τους. Χαρακτηριστικό παράδειγµα το διαδίκτυο (internet). Χρησιµοποιούνται επίσης στα τοπικά δίκτυα (Local Area Networks-LAN), τα οποία βρίσκουν εφαρµογή στην επικοινωνία µεταξύ υπολογιστικών συστηµάτων που βρίσκονται σε µικρή απόσταση µεταξύ τους. Ο ρυθµός µεταφοράς δεδοµένων εδώ είναι της τάξης των 10 Mbits/sec. Και άλλες εφαρµογές, όπως η διασύνδεση περιφερειακών σε υπολογιστικά συστήµατα, γίνεται µε σειριακή επικοινωνία και µε ρυθµούς µεταφοράς που φτάνουν τα 400 Mbits/sec. Οι σειριακοί δίαυλοι επικοινωνίας (serial buses) τέλος, επειδή είναι και πάρα πολύ απλοί στη χρήση τους, χρησιµοποιούνται για την επικοινωνία αρκετών περιφερειακών ενός PC, όπως είναι οι εκτυπωτές, οι σαρωτές και οι κάµερες. Η παράλληλη επικοινωνία χρησιµοποιείται κυρίως µεταξύ των σηµαντικότερων µονάδων ενός υπολογιστικού συστήµατος, όπως η κεντρική µονάδα επεξεργασίας, η µνήµη του αλλά και αρκετές περιφερειακές µονάδες, όπως για παράδειγµα ο σκληρός του δίσκος. Εδώ πετυχαίνουµε πολύ υψηλούς ρυθµούς µεταφοράς δεδοµένων, που εξασφαλίζουν εξαιρετικά υψηλές ταχύτητες, απαραίτητες για να είναι γρήγορα τα συστήµατα. Ο δίαυλος PCI (Peripheral Component Interconnect) είναι από τους περισσότερο γνωστούς, οι οποίοι χρησιµοποιούνται σε παράλληλες επικοινωνίες στα PCs µε µήκος λέξης 4 bytes (32 bits) και ρυθµό µεταφοράς δεδοµένων 132 Mbytes/sec.


126

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Σ΄ αυτή την εργαστηριακή ενότητα θα σχεδιάσουµε και θα υλοποιήσουµε κυκλώµατα καταχωρητών χρησιµοποιώντας τα Flip-flops του Ο.Κ. 7474 (περιέχει δύο D Flip-flops µε ασύγχρονες εισόδους). Θα γνωρίσουµε το ιδιαίτερα ενδιαφέρον Ο.Κ. 74194, το οποίο περιέχει έναν 4-bit καταχωρητή ολίσθησης γενικής χρήσης και θα υλοποιήσουµε κυκλώµατα 8-bit καταχωρητή, καταχωρητή κυκλικής ολίσθησης και µια διάταξη σειριακής µεταφοράς δεδοµένων Άσκηση 1 Χρησιµοποιήστε δύο Ο.Κ. 7474 για να σχεδιάσετε και να υλοποιήσετε : α. το κύκλωµα ενός 4-bit καταχωρητή PIPO. Επαληθεύστε πειραµατικά τη λειτουργία του. (Μην αποσυνδέετε το κύκλωµα) β. Μετατρέψτε το προηγούµενο κύκλωµα σε 4-bit καταχωρητή SIPO δεξιάς ολίσθησης και επαληθεύστε πειραµατικά τη λειτουργία του. (Μην αποσυνδέετε το κύκλωµα) γ. Μετατρέψτε το προηγούµενο κύκλωµα σε καταχωρητή SIPO αριστερής ολίσθησης και επαληθεύστε πειραµατικά τη λειτουργία του.

Εργ. άσκ. 1β

Εργ. άσκ. 1α

Εργ. άσκ. 1β


127

Το Ο.Κ. 74194 (Καταχωρητής γενικής χρήσης) Το Ο.Κ. 74194 περιέχει έναν καταχωρητή ολίσθησης γενικής χρήσης. Ο καταχωρητής είναι 4-bit και έχει τρεις διαφορετικές λειτουργίες, οι οποίες ελέγχονται από δύο εισόδους mode control (S1, S0). Στο σχήµα 3.2-10 φαίνεται το διάγραµµα ακροδεκτών του ολοκληρωµένου, ενώ µια συνοπτική περιγραφή της λειτουργίας του φαίνεται στο πίνακα 3.2-1. Λειτουργεί, είτε σαν καταχωρητής δεξιάς, είτε σαν καταχωρητής αριστερής ολίσθησης (αµφίδροµος καταχωρητής) αλλά και σαν καταχωρητής παράλληλης εισόδου-παράλληλης εξόδου (PIPO). Οι δυνατότητες αυτές του Ο.Κ. µας επιτρέπουν να το χρησιµοποιούµε και σαν καταχωρητή σειριακής εισόδου–σειριακής εξόδου αλλά και παράλληλης εισόδου-σειριακής εξόδου, όπως θα δούµε στην εργαστηριακή άσκηση 5. Το mode control καθορίζει τον τρόπο λειτουργίας του καταχωρητή και η είσοδος clear, όταν ενεργοποιείται, τον θέτει σε αρχική κατάσταση, όλα - 0. Οι είσοδοι του Ο.Κ., όταν δεν είναι συνδεµένες σε κύκλωµα βρίσκονται σε λογικό 1. Έτσι, στη περίπτωση που το chip χρησιµοποιείται σε σύνθετα κυκλώµατα, είναι χρήσιµο οι είσοδοι αυτές να γειώνονται, αν δεν χρησιµοποιούνται. Περισσότερες λεπτοµέρειες για τη λειτουργία του θα βρείτε στα φύλλα δεδοµένων. Πίνακας 3.2-1 Συνοπτικά η λειτουργία του Ο.Κ. 74194 Άσκηση 2. α. Επαληθεύστε πειραµατικά όλους τους τρόπους λειτουργίας του Ο.Κ. 74194 φορτώνοντας τη δυαδική πληροφορία 1011. β. Στη συνέχεια µε το περιεχόµενο του καταχωρητή να παραµένει το ίδιο (1011) και αφού πρώτα θέσετε τον καταχωρητή σε λειτουργία δεξιάς ολίσθησης, υπολογίστε το περιεχόµενό του στο δεύτερο παλµό του σήµατος του ρολογιού, αν η σειριακή του είσοδος είναι συνέχεια 1. γ. Επαναλάβετε το ίδιο για λειτουργία αριστερής ολίσθησης, µε τη σειριακή είσοδο τώρα να είναι σταθερά στο 0. Επαληθεύστε τα αποτελέσµατα του περιεχοµένου του καταχωρητή.

Εργ. άσκ. 1γ

Mode control Λειτουργίες S1 S0 του Ο.Κ. 74194 0 0 Κατάσταση εξόδου HOLD ∆εν αλλάζει το περιεχόµενο του καταχωρητή 0 1 ∆εξιά ολίσθηση Με 4 παλµούς clk φορτώνεται η 4-bit πληροφορία 1 0 Αριστερή ολίσθηση Με 4 παλµούς clk φορτώνεται η 4-bit πληροφορία 1 1 Καταχωρητής PIPO Με έναν παλµό clk φορτώνετα η 4-bit πληροφορία


128

Σχήµα 3.2-10. ∆ιάγραµµα ακροδεκτών του Ο.Κ. 74194 Άσκηση 3 Σχεδιάστε, υλοποιείστε και επαληθεύστε τη λειτουργία του κυκλώµατος ενός 8-bit καταχωρητή PIPO µε τη βοήθεια δύο ολοκληρωµένων κυκλωµάτων 74194.

Καταχωρητής κυκλικής ολίσθησης µε το Ο.Κ. 74194 Στο σχήµα 3.2-11 φαίνεται το κύκλωµα ενός καταχωρητή κυκλικής ολίσθησης σχεδιασµένο µε το Ο.Κ. 74194. Η γραµµή επιστροφής επιτρέπει στο bit της πληροφορίας που βρίσκεται στη λιγότερο σηµαντική θέση του καταχωρητή, ολισθαίνοντας µετά από κάθε σήµα του ρολογιού, να επιστρέφει και να φορτώνεται στον καταχωρητή µέσω της σειριακής εισόδου του. Η γραµµή ελέγχου (Ε) µας εξασφαλίζει για τον καταχωρητή, είτε παράλληλη φόρτωση, είτε σειριακή από τις αντίστοιχες εισόδους του καταχωρητή. Η λειτουργία του κυκλώµατος για την ανακύκλωση της πληροφορίας περιλαµβάνει δύο στάδια. Στο πρώτο στάδιο, µε τη γραµµή ελέγχου σε λογικό 1 (Ε=1), έχουµε για τα S1 και S0 αντίστοιχα, τιµές 1 και 1 (λειτουργία PIPΟ του κυκλώµατος). Η διαθέσιµη τότε στη παράλληλη είσοδο του καταχωρητή πληροφορία φορτώνεται στον καταχωρητή µε τη πρώτη θετική ακµή του σήµατος του ρολογιού. Πριν φτάσει η επόµενη θετική ακµή του σήµατος στην είσοδο clk, που σηµατοδοτεί και την αρχή του δεύτερου σταδίου της διαδικασίας, η τιµή της γραµµής Ε αλλάζει κατάσταση από 1 σε 0. Τώρα θα έχουµε για τα S1 και S0, τιµές 0 και 1 αντίστοιχα (λειτουργία SIPΟ). Η κατάσταση αυτή ενεργοποιεί τη σειριακή είσοδο δεξιάς ολίσθησης (SR) του καταχωρητή. Ο επόµενος παλµός του σήµατος του ρολογιού εποµένως θα οδηγήσει σε ολίσθηση κατά µία θέση το περιεχόµενο του καταχωρητή, φορτώνοντάς του όµως ταυτόχρονα και το bit που “αδειάζει”,

α. Είσοδοι Έξοδοι

clr clk S1 S0 A B C D SL SR QA QB QC QD

β. Είσοδοι Έξοδοι

clk S1 S0 SL QA QB QC QD 1 0 1 1

γ. Είσοδοι Έξοδοι

clk S1 S0 SR QA QB QC QD 1 0 1 1

4-bit έξοδος

παράλληλη είσοδος

επιλογή λειτουργίας

σειριακή είσοδος δεξιάς ολίσθησης

Ο.Κ. 74194

QA

QB

QC

QD

SR

SL

clk

CLR

A

B

C

D

S0 S1

σειριακή είσοδος αριστερής ολίσθησης


129

µέσω της γραµµής επιστροφής, από τη σειριακή του είσοδο (SR). Η ανακύκλωση της πληροφορίας είναι προφανές ότι θα γίνεται µε τέσσερις παλµούς του σήµατος του ρολογιού, όσα είναι δηλαδή τα bitς της πληροφορίας. Σχήµα 3.2-11. Καταχωρητής κυκλικής ολίσθησης µε το Ο.Κ 74194. Άσκηση 4 Υλοποιείστε το κύκλωµα του σχήµατος 3.2-11 και επαληθεύστε τη λειτουργία του φορτώνοντας πρώτα και ανακυκλώνοντας στη συνέχεια τη πληροφορία 1100. Μετατροπή της παράλληλης µετάδοσης σε σειριακής και αντίστροφα Η διάταξη του σχήµατος 3.2-12 αποτελείται από δύο Ο.Κ. 74194 (σαν καταχωρητής PIPO στο Α κύκλωµα και σαν καταχωρητής SIPO στο Β κύκλωµα) και δείχνει το τρόπο µε τον οποίο µια διαθέσιµη σε παράλληλη έξοδο πληροφορία, µπορεί να µεταφερθεί σειριακά και στη συνέχεια να βρίσκεται ξανά διαθέσιµη σε µια παράλληλη έξοδο. Η διάταξη µε τη γραµµή επιστροφής έχει τη δυνατότητα ανακύκλωσης της πληροφορίας, που βρίσκεται αποθηκευµένη στο κύκλωµα Β. Σχήµα 3.2-12. Μετατροπή της παράλληλης επικοινωνίας σε σειριακής και αντίστροφα. Όταν η γραµµή ελέγχου γίνει 1(Ε=1) και οι δύο καταχωρητές παίρνουν την κατάσταση, S1=SΟ=1 (παράλληλη φόρτωση). Έτσι, η πληροφορία που βρίσκεται διαθέσιµη στη παράλληλη είσοδο (ABCD) του πρώτου καταχωρητή, µε τη πρώτη θετική ακµή του σήµατος στην είσοδο clk, θα φορτωθεί και θα εµφανιστεί και στην 4-bit έξοδό του. Το λιγότερο σηµαντικό της ψηφίο ταυτόχρονα θα περάσει και στην σειριακή είσοδο δεξιάς ολίσθησης του δεύτερου καταχωρητή. Οι έξοδοι του δεύτερου κυκλώµατος, εάν δεν έχουν γειωθεί οι παράλληλες είσοδοί του, θα οδηγηθούν σε κατάσταση High, κατάσταση την οποία έχουν οι βαθµίδες εισόδου του ολοκληρωµένου κυκλώµατος, όταν οι ακροδέκτες των εισόδων του “βρίσκονται στον αέρα”. Καλό θα είναι εποµένως οι γραµµές παράλληλης εισόδου του 2ου κυκλώµατος να είναι γειωµένες. Εάν αλλάξουµε την τιµή της γραµµής ελέγχου από 1 σε 0 (Ε=0), η παράλληλη είσοδος του πρώτου κυκλώµατος απενεργοποιείται, ενώ ταυτόχρονα ενεργοποιούνται οι

1 1 0 0

CLR

Είσοδος clk

GRD

Σειριακή είσοδος

Vcc

Γραµµή ελέγχου (Ε)

Vcc

SRQA QB QC QD

S1 S0 A B C D

74194

QA QB QC QD QA QB QC QD

clk

“1” Ε

Κύκλωµα Α

S1 S0 clk

SR A B C D

Κύκλωµα B

S1 S0 clk

SR


Γραµµή ελέγχου λειτουργίας των καταχωρητών


130

είσοδοι δεξιάς ολίσθησης και των δύο κυκλωµάτων. Η διάταξη τώρα έχει την δυνατότητα, µε τέσσαρες παλµούς στην είσοδο clk, να φορτώσει σειριακά, την διαθέσιµη στην 4-bit έξοδο του 1ου κυκλώµατος πληροφορία, στον καταχωρητή του δεύτερου κυκλώµατος. Ο καταχωρητής SIPO δηλαδή που αντιστοιχεί στο 1ο κύκλωµα, θα λειτουργεί πλέον σαν SISO καταχωρητής µε σειριακή έξοδο τη γραµµή της εξόδου του που διαχειρίζεται το λιγότερο σηµαντικό bit. Από την έξοδο του δεύτερου κυκλώµατος µπορεί να µεταδοθεί ξανά η πληροφορία παράλληλα, αφού θα βρίσκεται πλέον διαθέσιµη και στη έξοδο του β΄ καταχωρητή. Η γραµµή επιστροφής µε την έναρξη της ολίσθησης θα φορτώνει µέσω της εισόδου SR του πρώτου καταχωρητή το bit που αδειάζει κάθε φορά από το δεύτερο καταχωρητή. ΄Ετσι, µε το τέλος της µετάδοσης η πληροφορία θα βρίσκεται ξανά αποθηκευµένη και διαθέσιµη στο πρώτο καταχωρητή. Αν ο καταχωρητής του δευτέρου κυκλώµατος χρησιµοποιηθεί σαν SISO καταχωρητής, θα έχουµε τη δυνατότητα και σειριακής µετάδοσης στη συνέχεια της πληροφορίας, αρκεί ο καταχωρητής να τεθεί σε λειτουργία δεξιάς ολίσθησης. Άσκηση 5 Υλοποιήστε το κύκλωµα της διάταξης του σχήµατος 3.2-12 και επαληθεύστε την λειτουργία του. Χρησιµοποιήστε δύο Ο.Κ. 74194. Κύκλωµα υπολογισµού του συµπληρώµατος ως προς 2 ενός δυαδικού αριθµού Ένας τρόπος υπολογισµού του συµπληρώµατος ως προς 2 ενός δυαδικού αριθµού είναι να αφήσουµε τα λιγότερο σηµαντικά 0 του αριθµού µέχρι και το πρώτο 1 που ακολουθεί χωρίς αλλαγή και στη συνέχεια να αλλάξουµε όλα τα υπόλοιπα ψηφία του αριθµού µε τα συµπληρωµατικά τους. Το κύκλωµα του σχήµατος 3.2-13 υλοποιεί αυτή τη διαδικασία. Ο 4-bit δυαδικός αριθµός, του οποίου ζητάµε το συµπλήρωµα ως προς 2, φορτώνεται πρώτα στον καταχωρητή παράλληλα. Στη συνέχεια ο καταχωρητής περνάει σε λειτουργία δεξιάς ολίσθησης. Μετά από τέσσερις διαδοχικές ολισθήσεις και µε τον τρόπο που δείχνει το κύκλωµα του σχήµατος, φορτώνεται από την είσοδο δεξιάς ολίσθησης Si του καταχωρητή και µέσω της γραµµής επιστροφής από την έξοδο της XOR το συµπλήρωµα ως προς 2 του αριθµού, ο οποίος είχε αρχικά αποθηκευτεί στον καταχωρητή. Ο πίνακας 3.2-2 επαληθεύει τη λειτουργία αυτού του κυκλώµατος για τον υπολογισµό του συµπληρώµατος ως προς 2 του δυαδικού 1010. Για τον τρόπο λειτουργίας του σηµειώνουµε δύο µόνο παρατηρήσεις. (Την εσωτερική λειτουργία του κυκλώµατος θα σας ζητηθεί να τη περιγράψετε αναλυτικά). α. Η είσοδος clk του D Flip-flop ενεργοποιείται µόνο, όταν S1=0 και S0=1, όταν δηλαδή ο καταχωρητής βρίσκεται σε λειτουργία ολίσθησης. Αυτό εξασφαλίζεται από τις δύο πύλες AND του κυκλώµατος.

Σχήµα 3.2-13. Κύκλωµα υπολογισµού του συµπληρώµατος ως προς 2 ενός δυαδικού αριθµού.

CLR

S1

clk S0

QD

½ 7474

clk

QD QC QB QA

clk

Ο.Κ. 74194

Si


131

Άσκηση 6 Υλοποιήστε το κύκλωµα του σχήµατος 3.2-13 και επαληθεύστε τη λειτουργία του µε βάση το πίνακα 3.2-1, για την εύρεση του συµπληρώµατος ως προς 2 του δυαδικού 1010. Στη συνέχεια περιγράψτε την εσωτερική λειτουργία του κυκλώµατος, αναφέροντας αναλυτικά το ρόλο των πυλών OR και XOR, καθώς και του D Flip-flοp.

Πίνακας 3.2-2 Υπολογισµός του συµπληρώµατος ως προς 2 του δυαδικού 1010

Ασκήσεις-Προβλήµατα 1. Σχεδιάστε έναν πίνακα που θα περιλαµβάνει τη κατάσταση της εξόδου του O.K.74194 για κάθε ένα από τα οκτώ σήµατα clk που φαίνονται στο σχήµα 3.2-14. Στο σχήµα φαίνεται επίσης η κατάσταση των σειριακών εισόδων του κυκλώµατος, καθώς επίσης και οι τιµές των γραµµών επιλογής S0 και S1 και της γραµµής CLR. Στη παράλληλη είσοδο του κυκλώµατος έχουµε σταθερά φορτωµένη τη πληροφορία 1100

Σχήµα 3.2-14. Κυµατοµορφές εισόδων του Ο.Κ. 74194.

2. Σχεδιάστε έναν 8-bit αµφίδροµο καταχωρητή ολίσθησης µε παράλληλη φόρτωση, χρησιµοποιώντας δύο Ο.Κ. 74194. 3. Χρησιµοποιείστε δύο Ο.Κ. 74194 για να σχεδιάσετε το κύκλωµα ενός 8-bit ανακυκλούµενου καταχωρητή. 4. Σε έναν ανακυκλούµενου 4-bit καταχωρητή ολίσθησης µε παράλληλη φόρτωση φορτώνουµε τη πληροφορία 1010. Σχεδιάστε τις κυµατοµορφές των εξόδων Q3, Q2, Q1 και Q0 του καταχωρητή για οκτώ διαδοχικά σήµατα στην είσοδο clk του κυκλώµατος 5. Ένα κύκλωµα υπολογισµού του συµπληρώµατος ως προς 2 ενός δυαδικού αριθµού είδαµε στην εργαστηριακή άσκηση 6. Να σχεδιάσετε ένα παρόµοιο κύκλωµα για το οποίο έχετε στη διάθεσή σας, έναν καταχωρητή ολίσθησης, ένα S-R Flip-flop και µια πύλη XOR. Ο καταχωρητής θα αποθηκεύει το συµπλήρωµα ως προς 2 του δυαδικού, ο οποίος θα έχει ήδη φορτωθεί σ΄ αυτόν. Το Flip-flop θα διαθέτει είσοδο CLR και θα γίνεται set, όταν στην είσοδό του S φτάνει το πρώτο 1 του δυαδικού.

Ασύγχρ. µη- Mode Παράλληλοι Εισοδος Παράλληλη δενισµός control Είσοδοι ρολογιού έξοδος

CLR S0 S1 D C B A clk QD QC QB QA 0 x x x x x x x 0 0 0 0 1 1 1 1 0 1 0 ↑ 1 0 1 0 1 1 0 x x x x ↑ 0 1 0 1 1 1 0 x x x x ↑ 1 0 1 0 1 1 0 x x x x ↑ 1 1 0 1 1 1 0 x x x x ↑ 0 1 1 0 1 0 0 x x x x x 0 1 1 0

CLR

1 2 3 4 5 6 7 8

clk

S0 S1

SL SR


132

6. Για το προηγούµενο κύκλωµα να δείξετε γραφικά (κυµατοµορφές χρονισµού) τον τρόπο λειτουργίας του, ώστε να αποδεικνύεται ο κανόνας, ότι το συµπλήρωµα ως προς 2 του συµπληρώµατος ως προς 2 ενός δυαδικού αριθµού, είναι ο ίδιος ο αριθµός. Στη γραφική απεικόνιση, η οποία θα αφορά έναν 4-bit δυαδικό, πρέπει να φαίνονται τα εξής : α. το σήµα του ρολογιού β. το σήµα της εισόδου CLR του S-R Flip-flop γ. η έξοδος της πύλης XOR δ. το περιεχόµενο του καταχωρητή σε κάθε παλµό του σήµατος του ρολογιού µέχρι να συµπληρωθεί ο κύκλος της απόδειξης. 7. Στα σχήµατα 3.2-5 και 3.2-6 φαίνονται τα κυκλώµατα δύο καταχωρητών ολίσθησης PISO και PIPO, αντίστοιχα. Με βάση τον τρόπο σχεδίασης αυτών των κυκλωµάτων να σχεδιάσετε ένα κύκλωµα 4-bit αµφίδροµου καταχωρητή ολίσθησης µε παράλληλη φόρτωση. Το κύκλωµα θα διαφέρει στην υλοποίησή του, σε σχέση µε τα δύο που αναφέρθηκαν, στο µέγεθος των πολυπλεκτών, καθώς επίσης και στον αριθµό των γραµµών επιλογής. Στο νέο κύκλωµα θα έχουµε τέσσερις πολυπλέκτες 4x1 και η γραµµή επιλογής L/S′ θα αντικατασταθεί από δύο γραµµές (mode control του κυκλώµατος), τις S0 και S1. Οι τέσσαρες διαφορετικές επιλογές, που θα ελέγχουν πλέον οι δύο γραµµές S0 και S1, θα αφορούν τις λειτουργίες του καταχωρητή, που δείχνει ο πίνακας 3.2-3. Η κατάσταση Hold (S0=S1=0) θα προκύπτει, όταν στο καταχωρητή φορτώνεται το ίδιο του το περιεχόµενο, µέσω των εισόδων των πολυπλεκτών οι οποίες ενεργοποιούνται µε τη κατάσταση S0=S1=0. Τις λειτουργίες ολίσθησης και παράλληλης φόρτωσης τις έχουµε ήδη συναντήσει στα κυκλώµατα των σχηµάτων 3.2-5 και 3.2-6.

Πίνακας 3.2-3. Τρόπος λειτουργίας του αµφίδροµου καταχωρητή

Mode control Λειτουργία του S1 S0 καταχωρητή 0 0 Hold 0 1 ∆εξιά ολίσθηση 1 0 Αριστερή ολίσθηση 1 1 Παράλληλη φόρτωση

Ακολουθιακά κυκλώµατα. ∆υαδικοί µετρητές

133

Γενικά Οι µετρητές (counters) είναι κυκλώµατα που χρησιµοποιούνται σε σύνθετα ψηφιακά συστήµατα για να µετρούν κυρίως γεγονότα ή χρονικές περιόδους. Μπορούν επίσης να λειτουργούν σαν διαιρέτες συχνότητας και σαν γεννήτριες παραγωγής σηµάτων χρονισµού. ∆ιακρίνονται σε δύο κύριες κατηγορίες, τους µετρητές ριπής (ripple counters) ή ασύγχρονους µετρητές και τους σύγχρονους µετρητές (synchronous counters). ∆οµικά στοιχεία των µετρητών είναι τα T Flip-flops. Ένας µετρητής µε n αριθµό Flip-flops έχει τη δυνατότητα αναγνώρισης στην έξοδό του 2n διαφορετικών δυαδικών καταστάσεων (κύκλος µέτρησης), οι οποίες αντιστοιχούν στην ακολουθία 0,1,2…,2n-1,0,1,2… Ο κύκλος µέτρησης δηλαδή ανακυκλώνεται συνεχώς στις εξόδους των µετρητών, εκτός και αν υπάρξει κάποια ασύγχρονη παρέµβαση στο κύκλωµα ή προστεθεί κάποιο κύκλωµα παύσης. Αν δεν συµβαίνει κάτι από αυτά, η έξοδος του µετρητή θα αναπαράγει συνέχεια την ακολουθία της µέτρησης σε συνεχόµενους κύκλους, εφ΄ όσον βέβαια στην είσοδο clk του κυκλώµατος συνεχίζουν να φτάνουν σήµατα από κάποιο ρολόι. Έτσι, ο µετρητής που µετράει για παράδειγµα από το 0 µέχρι και το 7 (µετρητής του 8), δεν σταµατά τη διαδικασία της µέτρησης όταν αυτή φτάσει στο 7, αλλά την επαναλαµβάνει από την αρχή (νέος κύκλος µέτρησης) και θα το κάνει συνέχεια για όσο διάστηµα στην είσοδο clk του µετρητή έρχονται τα κατάλληλα σήµατα. Για να σταµατήσει η διαδικασία της µέτρησης στο τέλος ενός κύκλου, προσθέτουµε ένα επί πλέον κύκλωµα στο µετρητή, το κύκλωµα παύσης. Αυτούς τους µετρητές τους ονοµάζουµε µετρητές µε παύση. Για ακολουθίες που δεν αποτελούν δυνάµεις του 2, όπως η ακολουθία 0,1,…,9,0,1... για παράδειγµα, κάποιες από τις 2n καταστάσεις στην έξοδο του κυκλώµατος θα περισσεύουν. Ο αριθµός των δυαδικών καταστάσεων ενός κύκλου µέτρησης ονοµάζεται Modulo (MOD) και γι αυτό τους µετρητές τους συµβολίζουµε συνήθως µε το MOD-x, όπου x το Modulo του µετρητή. Ο µετρητής των 16 καταστάσεων π.χ. θα αναφέρεται σαν κύκλωµα MOD-16, των δέκα καταστάσεων σαν κύκλωµα MOD-10 κ.ο.κ. Ένας µετρητής πάντως χαρακτηρίζεται και από τον αριθµό των εξόδων του. Έτσι, το MOD-8 κύκλωµα θα το αναφέρουµε και σαν 3-bit µετρητή, το MOD-16 σαν 4-bit µετρητή κ.ο.κ. Οι µετρητές (σύγχρονοι ή ασύγχρονοι) µπορεί να πραγµατοποιούν αύξουσες µετρήσεις (αύξοντες µετρητές, up counters), φθίνουσες µετρήσεις (φθίνοντες µετρητές, down counters) ή αύξουσες και φθίνουσες µετρήσεις (αύξοντες-φθίνοντες µετρητές, up-down counters). Τα κυκλώµατα των µετρητών έχουν συνήθως µία µόνο είσοδο, την είσοδο clk. Στα Ο.Κ. όµως των µετρητών θα συναντήσουµε και κάποιες ασύγχρονες εισόδους, όπως η είσοδος clear κ.λ.π. Στους µετρητές ριπής το σήµα του ρολογιού εφαρµόζεται µόνο στην είσοδο clk του πρώτου Flip-flop, ενώ οι είσοδοι clk των επόµενων Flip-flopς ενεργοποιούνται από τις εξόδους Q των αµέσως προηγούµενών τους Flip-flopς (σχήµα 3.3-1). Στους σύγχρονους µετρητές το σήµα του ρολογιού εφαρµόζεται ταυτόχρονα σε όλες τις εισόδους clk των Flip-flops του µετρητή (σχήµα 3.3-7). Σε MSI ολοκληρωµένα κυκλώµατα των οικογενειών TTL και CMOS διατίθεται µεγάλος αριθµός µετρητών, για τις ανάγκες οποιασδήποτε εφαρµογής απαιτεί κυκλώµατα µέτρησης.

Μετρητές ριπής Οι µετρητές ριπής ή κυµάτωσης (ripple carry) ή ασύγχρονοι µετρητές (asynchronous counters) είναι ακολουθιακά κυκλώµατα υλοποιηµένα µε Τ Flip-flops. Η µοναδική τους είσοδος, εκτός των περιπτώσεων που υπάρχει και είσοδος ενεργοποίησης του chip, είναι η είσοδος του ρολογιού τους, η οποία αντιστοιχεί στην είσοδο clk του πρώτου Flip-flop. Στο σχήµα 3.3-1 φαίνεται το κύκλωµα ενός 3-bit µετρητή ριπής. Το σήµα του ρολογιού του κυκλώµατος εφαρµόζεται στην είσοδο clk του πρώτου Flip-flop, ενώ το δεύτερο και τρίτο Flip-flop παίρνουν σήµατα για τις αντίστοιχες εισόδους τους από την έξοδο Q του πρώτου και του δεύτερου Flip-flop, αντίστοιχα Η έξοδος του πρώτου Flip-flop παράγει το λιγότερο

3.3 ∆ΥΑ∆ΙΚΟΙ ΜΕΤΡΗΤΕΣ


134

σηµαντικό ψηφίο (LSB), ενώ στην έξοδο του τελευταίου Flip-flop παράγεται το περισσότερο σηµαντικό ψηφίο (MSB) της εξόδου του µετρητή. Η έξοδος ενός τέτοιου µετρητή έχει τη δυνατότητα να “διαβάζει” οκτώ διαφορετικές δυαδικές καταστάσεις, είναι δηλαδή ένας µετρητής MOD-8. Το κύκλωµα διαθέτει και µια ασύγχρονη είσοδο clear.

Σχήµα 3.3-1. Μετρητής ριπής MOD8

Η λειτουργία του κυκλώµατος, η οποία αφορά το κύκλο µέτρησης από το 000 µέχρι το 111, περιγράφεται ιδιαίτερα παραστατικά από τις καµπύλες χρονισµού του κυκλώµατος, οι οποίες φαίνονται στο σχήµα 3.3-2. Το σχήµα δείχνει τις µεταβολές (αλλαγές καταστάσεων) στις τιµές των εξόδων Q1, Q2 και Q3 των τριών Flip-flops (έξοδος του µετρητή) σε κάθε νέα αρνητική ακµή στην είσοδο clk του πρώτου Flip-flop. Η αρχική κατάσταση, όλα-0 (Q1=0, Q2=0, Q3=0) εξασφαλίζεται για το κύκλωµα µε την ενεργοποίηση της εισόδου µηδενισµού CLR (CLR=0). Με τη γραµµή µηδενισµού στη συνέχεια σε λογικό 1(CLR=1), το κύκλωµα θα ξεκινήσει τη µέτρηση, όταν στην είσοδο clk φτάσει η πρώτη αρνητική ακµή απ΄ το ρολόι.

Σχήµα 3.3- 2. Καµπύλες χρονισµού µετρητή ριπής MOD-8

Η αλλαγή κατάστασης δηλαδή γίνεται, όταν οι είσοδοι clk των Flip-flops δέχονται µεταβολές από το 1 στο 0 (αρνητική ακµή των σηµάτων). Στη πρώτη αρνητική ακµή του σήµατος του ρολογιού στην είσοδο clk του µετρητή (είσοδος clk του 1ου F/f), η έξοδος Q του 1ου F/f θα αλλάξει κατάσταση από 0 σε 1 (Q1=1). Στην είσοδο clk του 2ου F/f τότε θα εφαρµοστεί µια κατάσταση µετάβασης από 0 σε 1, µε αποτέλεσµα το Flip-flop να µην πυροδοτηθεί και θα διατηρήσει έτσι την τρέχουσα κατάσταση της έξοδό του (Q2=0). Το ίδιο θα συµβεί και µε την έξοδο του 3ου F/f (Q3=0), αφού στην είσοδο του ρολογιού του δεν θα υπάρξει καµιά µεταβολή. Μετά τη πρώτη αρνητική ακµή στην είσοδο clk του κυκλώµατος η έξοδός του θα είναι Q3=0, Q2=0 και Q1=1 (001), όπως φαίνεται και στις καµπύλες χρονισµού του σχήµατος 3.3-2. Στην επόµενη αρνητική ακµή στην είσοδο clk πάλι το Q1 θα αλλάξει κατάσταση µεταβαίνοντας τώρα από το 1 στο 0 (Q1=0). Αυτό θα δηµιουργήσει αλλαγή και στη κατάσταση της εξόδου Q του 2ου F/f, αφού αυτό θα δεχθεί τώρα στην είσοδο clk µια µεταβολή από 1 σε 0. Το τρίτο Flip-flop θα διατηρήσει ξανά την τρέχουσα

000 001 010 011 100 101 110 111 000

Έξοδος 2ου F/f Q2



Eίσοδος clk

1 2 3 4 5 6 7 8

Αρχική κατ-ση : όλα - 0

MSB Q1 Q2 Q3

LSB

T

2o F/f

Q

T

3o F/f

Q

CLR

Clk

T

1o F/f

Q


135

κατάσταση της εξόδου του Q (Q3=0), αφού στην είσοδο του ρολογιού του θα δεχθεί µια µεταβολή από 0 σε 1, που δεν το πυροδοτεί και η οποία οφείλεται στη αντίστοιχη µεταβολή της εξόδου Q του 2ου F/f. Έτσι, µετά τη δεύτερη αρνητική ακµή στην είσοδο clk του µετρητή, η έξοδός του θα πάρει τη κατάσταση, Q3=0, Q2=1 και Q1=0 (010). Με τον ερχοµό της επόµενης αρνητικής ακµής στην είσοδο του πρώτου Flip-flop η έξοδός του θα γίνει 1 από 0, δεν θα υπάρξει αλλαγή στην είσοδο του δεύτερου Flip-flop και η έξοδος του 3ου Flip-flop θα παραµένει πάλι ίδια. Έτσι η έξοδος του κυκλώµατος θα γίνει, Q3=0, Q2=1 και Q1=1 (011). Στη τέταρτη αρνητική ακµή θα έχουµε αλλαγή για το Q1 από 1σε 0, για το Q2 από 1 επίσης σε 0, οπότε και το Q3 θα αλλάξει από 0 σε 1. Η έξοδος τώρα του µετρητή θα γίνει, Q3=1, Q2=0 και Q1=0. Με τον ίδιο τρόπο υπολογίζουµε και τις επόµενες καταστάσεις των εξόδων του µετρητή µέχρι να συµπληρωθεί ένας κύκλος µέτρησης και η µέτρηση να φτάσει στο 111. Στον επόµενο παλµό του σήµατος, τον όγδοο, η έξοδος του µετρητή θα γίνει 000 συµπληρώνοντας ένα κύκλο µέτρησης του κυκλώµατος. Για όσο χρόνο στη είσοδο clk του µετρητή συνεχίσουν να φτάνουν σήµατα απ΄ το ρολόι, το κύκλωµα θα επαναλαµβάνει τη µέτρηση. Όλες οι καταστάσεις στις εξόδους των Flip-flops και κατ΄ επέκταση στην έξοδο του µετρητή για ένα κύκλο λειτουργίας του κυκλώµατος φαίνονται στο σχήµα 3.3-2.

Φθίνων µετρητής ριπής µε είσοδο ενεργοποίησης Οι µετρητές, όπως ήδη αναφέραµε, ανάλογα µε τη σχεδίασή τους έχουν τη δυνατότητα να παράγουν στις εξόδους τους µετρήσεις, είτε αύξουσες, είτε φθίνουσες, είτε ακόµα και προς τις δύο κατευθύνσεις. Στο σχήµα 3.3-3 φαίνεται το κύκλωµα ενός φθίνοντα 3-bit µετρητή ριπής µε είσοδο ενεργοποίησης (Ε), του οποίου η έξοδος παράγει την ακολουθία µέτρησης 7,6,5,…,0,7,6.. Για να εξασφαλίσουµε είσοδο ενεργοποίησης στο κύκλωµα, πρέπει το πρώτο Flip-flop του µετρητή να είναι ένα T Flip-flop µε enable (Ε). Όταν το Ε γίνει 0 το πρώτο Flip-flop απενεργοποιείται µε αποτέλεσµα η έξοδός του να µην αλλάζει κατάσταση. Αν η έξοδος του πρώτου Flip-flop δεν αλλάζει κατάσταση, απενεργοποιούνται οι είσοδοι clk των επόµενων Flip-flopς και το κύκλωµα οδηγείται σε κατάσταση Hold. Με Ε=1 το κύκλωµα ενεργοποιείται και ο µετρητής λειτουργεί κανονικά. Το κύκλωµα διαθέτει επίσης και µια ασύγχρονη είσοδο preset.

Σχήµα 3.3-3. Φθίνων 3-bit µετρητής ριπής µε είσοδο ενεργοποίησης.

Το σήµα του ρολογιού εφαρµόζεται στην είσοδο clk του πρώτου Flip–flop, όπως συµβαίνει µε όλους τους µετρητές ριπής, όµως τα επόµενα Flip–flopς του κυκλώµατος δέχονται σαν

Είσοδος preset

Σήµατα ρολογιού

Μέτρηση φθίνοντα 3-bit µετρητή

∆εκαδική µέτρηση

0 x 1 1 1 7 1 1ο 1 1 0 6 1 2ο 1 0 1 5 1 3ο 1 0 0 4 1 4ο 0 1 1 3 1 5ο 0 1 0 2 1 6ο 0 0 1 1 1 7ο 0 0 0 0 1 8ο 1 1 1 7

β. Ακολουθία µέτρησης MOD 8 µετρητή

α. Κύκλωµα φθίνοντα 3-bit µετρητή PR

Clk

MSB Q1 Q2 Q3

LSB

E

T 3o F/f

Q

Q′

2o F/f

Q

Q′

T1o F/f

QE

Q′ Τ


136

σήµατα clk στις αντίστοιχες εισόδους τους, τις µεταβολές από τη συµπληρωµατική έξοδο (Q′) του προηγούµενού τους Flip–flop. Επίσης, επειδή η ακολουθία που παράγει η έξοδος του µετρητή είναι φθίνουσα, η αρχική κατάσταση του κυκλώµατος πρέπει να είναι, όλα-1. Η γραµµή PR που υπάρχει στο κύκλωµα µας εξασφαλίζει και αυτή τη συνθήκη. Για PR=0 η έξοδος του µετρητή παίρνει τη κατάσταση, όλα-1 (Q3=1, Q2=1 Q1=1). Σε ότι αφορά τη λειτουργία του µετρητή, δεν διαφέρει σε τίποτα από αυτή του αντίστοιχου για αύξουσα µέτρηση κυκλώµατος. Η αλλαγή κατάστασης των Flip-flops στο συγκεκριµένο κύκλωµα γίνεται στη καθοδική ακµή του σήµατος του ρολογιού τους. Στη πρώτη αρνητική ακµή στην είσοδο clk το πρώτο Flip-flop θα αλλάξει κατάσταση και η έξοδός του Q1 θα γίνει 0 από 1. Ταυτόχρονα ή συµπληρωµατική έξοδος Q′ του πρώτου Flip- flop θα µεταφέρει µια κατάσταση από 0 σε 1 στην είσοδο clk του δεύτερου Flip-flop, µε αποτέλεσµα το Flip-flop να διατηρήσει τη τρέχουσα κατάστασή του (Q1=1). Αυτό έχει σαν αποτέλεσµα και το τρίτο Flip-flop να µην αλλάξει κατάσταση, αφού στη είσοδο του ρολογιού του δεν µεταφέρεται καµιά µεταβολή. Η έξοδος εποµένως του µετρητή, µετά τη πρώτη αρνητική ακµή του σήµατος του ρολογιού του, θα είναι Q3=1, Q2=1 και Q1=0, όπως ακριβώς φαίνεται και στο πίνακα του σχήµατος 3.3-3. Στη δεύτερη αρνητική ακµή στην είσοδο clk το πρώτο Flip-flop θα αλλάξει πάλι κατάσταση και θα γίνει τώρα 1 από 0 (Q1=1). Η συµπληρωµατική του έξοδος ταυτόχρονα θα µεταφέρει µια µεταβολή από 1 σε 0 στο clk του δεύτερου Flip-flop, µε αποτέλεσµα αυτό να αλλάξει τη κατάσταση της εξόδου του Q από 1 σε 0 (Q2=0). Στο clk του τρίτου Flip-flop τώρα θα µεταφερθεί, από τη συµπληρωµατική έξοδο Q′ του δεύτερου Flip-flop µια µεταβολή από 0 σε 1, µε αποτέλεσµα η έξοδός του πάλι να µην αλλάζει κατάσταση (Q3=1). Έτσι, µετά τη δεύτερη αρνητική ακµή, η έξοδος του µετρητή θα είναι Q3=1, Q2=0 και Q1=1. Με την ίδια λογική επαληθεύεται ολόκληρος ο κύκλος µέτρησης του µετρητή, που φαίνεται στο πίνακα του σχήµατος 3.3-3

Μετρητής ριπής µε κύκλωµα παύσης Οι έξοδοι των κυκλωµάτων του αύξοντα και του φθίνοντα µετρητή ριπής (σχήµατα 3.3-1 και 3.3-3) που αναλύσαµε, συνεχίζουν να παράγουν τις δυαδικές ακολουθίες µέτρησης και µετά το πρώτο κύκλο, εφ΄ όσον βέβαια οι είσοδοι clk αυτών των κυκλωµάτων δέχονται συνεχώς σήµατα. Για να σταµατήσει ο µετρητής τη µέτρηση στο τέλος ενός κύκλου, θα πρέπει να δηµιουργήσουµε ένα κύκλωµα παύσης. Τους µετρητές που διαθέτουν τέτοια κυκλώµατα τους λέµε µετρητές µε παύση.

Σχήµα 3.3-4. Μετρητής ριπής 3-bit µε παύση στο 111

Στο σχήµα 3.3-4 φαίνεται το κύκλωµα ενός αύξοντα 3-bit µετρητή ριπής µε παύση στο 111. Το κύκλωµα προέκυψε από τον αντίστοιχο αύξοντα µετρητή (σχήµα 3.3-1), στον οποίο έχει προστεθεί η είσοδος ενεργοποίησης, µε τη χρησιµοποίηση ενός T Flip-flop µε eneble στην είσοδο του κυκλώµατος, καθώς και µια πύλη NAND τριών εισόδων, µε την οποία δηµιουργούµε τις συνθήκες παύσης της µέτρησης. Με την είσοδο CLR στο 0 ο µετρητής παίρνει αρχική κατάσταση, όλα-0 και η έξοδος της πύλης NAND θέτει σε λογικό 1 την είσοδο ενεργοποίησης Ε. Με Ε=1 και το CLR στη συνέχεια απενεργοποιηµένο (CLR=1), ο µετρητής, µε τη πρώτη αρνητική ακµή στην είσοδο clk του κυκλώµατος, θα ξεκινήσει τη µέτρηση. Η µέτρηση, όσο φτάνουν παλµοί στην είσοδο clk θα προχωρά, µε την

CLR

Clk

Q1 Q2 Q3

T

3o F/f

Q

T

2o F/f

Q

T

1o F/f

Q Ε


137

προϋπόθεση ότι η είσοδος Ε θα βρίσκεται διαρκώς σε λογικό 1. Αυτό θα συµβαίνει, όσο η έξοδος της πύλης NAND βρίσκεται σε λογικό 1, όσο δηλαδή έστω µια είσοδός της βρίσκεται στο 0. Αυτή η κατάσταση στη πύλη διατηρείται από την αρχή της µέτρησης (000), µέχρι η έξοδος του µετρητή να δείξει 111. Τότε, η έξοδος της πύλης NAND θα γίνει 0, µε συνέπεια η τιµή που θα πάρει η είσοδος ενεργοποίησης Ε να γίνει και αυτή 0. Αυτό θα οδηγήσει το πρώτο Flip-flop σε λειτουργία Hold, µε αποτέλεσµα η έξοδός του να µην αλλάζει πλέον κατάσταση. Αν η έξοδος του πρώτου Flip-flop δεν αλλάζει κατάσταση, απενεργοποιούνται οι είσοδοι clk των επόµενων Flip-flopς και το κύκλωµα οδηγείται σε παύση της µέτρησης, διατηρώντας την έξοδό του στο 111. Για την επανέναρξη της λειτουργίας του µετρητή χρειάζεται νέα ενεργοποίηση της εισόδου CLR του κυκλώµατος.

Μετρητής Ριπής MOD-x Είδαµε προηγούµενα το µετρητή µε παύση. Ένα κύκλωµα δηλαδή που τερµατίζει την ακολουθία της µέτρησης στο τέλος ενός κύκλου της. Υπάρχουν όµως κυκλώµατα στα οποία απαιτείται η διακοπή του κύκλου µέτρησής τους σε οποιοδήποτε στάδιο. Κάθε δυαδικό µετρητή n-bit έχουµε τη δυνατότητα να τον µετατρέψουµε σε έναν µετρητή MOD-x, όπου x<2n, αρκεί το κύκλωµα να διαθέτει κοινή γραµµή µηδενισµού (clear) για όλα τα Flip- flops που το υλοποιούν. Στο σχήµα 3.3-5 φαίνεται ένα τέτοιο κύκλωµα µετρητή MOD-6 (x=6<23). Η υλοποίησή του προκύπτει από έναν 3-bit µετρητή µε τη προσθήκη µιας πύλης NAND και µε το τρόπο που δείχνει το κύκλωµα του σχήµατος 3.3-5 και θα εκτελεί την ακολουθία µέτρησης 0,1,..,5,0,1.. που φαίνεται στο πίνακα. Οι είσοδοι της πύλης NAND οδηγούνται από τις εξόδους Q3 και Q2, ενώ η έξοδος της πύλης ελέγχει τη κοινή γραµµή µηδενισµού (CLR) του µετρητή. Η ενεργοποίηση της γραµµής CLR γίνεται µε κατάσταση Low. Όσο η έξοδος της πύλης NAND, η οποία ελέγχεται από τις εξόδους Q3 και Q2 βρίσκεται σε κατάσταση High, το κύκλωµα λειτουργεί κανονικά και στην έξοδό του παράγεται η αναµενόµενη δυαδική ακολουθία. Όταν η έξοδος της πύλης γίνει 0 και για να συµβεί αυτό θα πρέπει να γίνουν 1 οι έξοδοι Q3 και Q2, θα ενεργοποιηθεί η γραµµή CLR µε αποτέλεσµα το “καθάρισµα” (µηδενισµό) των εξόδων όλων των Flip=flops του κυκλώµατος (Q3=0, Q2=0, Q1=0). Αυτό θα σηµάνει και το τέλος ενός κύκλου µέτρησης του µετρητή και την αρχή ενός νέου, αν βέβαια η είσοδος clk του µετρητή συνεχίσει να δέχεται σήµατα. Στη σχεδίαση εποµένως τέτοιων κυκλωµάτων το κρίσιµο είναι η σωστή σύνδεση µιας πύλης NAND (µια πύλη NAND δύο εισόδων στη περίπτωση του MOD-6), η έξοδος της οποίας τη κατάλληλη στιγµή, µέσω της κοινής γραµµής µηδενισµού των Flip-flops του κυκλώµατος, θα οδηγήσει την έξοδο του µετρητή σε µηδενισµό. Σχήµα 3.3-5. Μετρητής ριπής MOD-6

Σήµατα ρολογιού

∆υαδική µέτρηση Κυκλώµατος MOD-6


1ο 0 0 1 1 2ο 0 1 0 2 3ο 0 1 1 3 4ο 1 0 0 4 5ο 1 0 1 5 6ο 0 0 0 0

β. Λειτουργία του κυκλώµατος ΜΟD-6

α. Κύκλωµα ΜΟD-6

T

2o F/f

Q

T

3o F/f

Q

T

1o F/f

Q

CLR

Clk

Q1 Q2 Q3


138

Στους ασύγχρονους µετρητές MOD-x αυτό γίνεται µε την οδήγηση των εισόδων µιας πύλης NAND από τις εξόδους του µετρητή, οι οποίες στη κατάσταση x έχουν τιµή 1. Για το κύκλωµα εποµένως του µετρητή ριπής MOD-6 οι είσοδοι της πύλης NAND πρέπει να συνδεθούν στις εξόδους των Flip-flops που θα είχαν τιµή 1, όταν η µέτρηση θα έφτανε στο 6 (110), όταν δηλαδή η έξοδος θα έπαιρνε τη τιµή Q3=1, Q2=1και Q1=0. Αυτός ο τρόπος σύνδεσης δεν επιτρέπει στη κατάσταση 110 να οδηγηθεί ποτέ στην έξοδο του µετρητή, αφού η έξοδος της πύλης NAND “προλαβαίνει” µέσω της γραµµής µηδενισµού να τη µηδενίσει. Μια τέτοια υλοποίηση βέβαια αφαιρεί την επιλογή ασύγχρονου µηδενισµού (αρχική κατάσταση, όλα–0) του κυκλώµατος. Για να εξασφαλίσουµε και τον ασύγχρονο µηδενισµό διαφοροποιούµε κάπως αυτή την υλοποίηση, δηµιουργώντας µια εξωτερική γραµµή µηδενισµού (Reset). Τέτοια σχεδίαση θα δούµε στο αµέσως επόµενο κύκλωµα.

Μετρητής ριπής BCD Ο BCD ή δεκαδικός µετρητής είναι ένα κύκλωµα MOD-10. Η έξοδός του παράγει την ακολουθία µέτρησης 0,1,2….9,0,1,2.... Η έξοδος του µετρητή παράγεται σε BCD κώδικα µε βάρη 8-4-2-1 απ΄ όπου και το κύκλωµα πήρε την ονοµασία µετρητής BCD.

Σχήµα 3.3-6. Μετρητής ριπής BCD (Mod-10) µε εξωτερική γραµµή µηδενισµού.

Σύµφωνα µε όσα έχουµε αναφέρει για MOD-x κυκλώµατα, η υλοποίηση του BCD µετρητή απαιτεί 4 Flip-flops µε κοινή γραµµή µηδενισµού (CLR) και µια πύλη NAND. Οι είσοδοι της πύλης NAND θα οδηγούνται από τις εξόδους του µετρητή, που στη κατάσταση Q4=1, Q3=0, Q2=1, Q1=0 (δεκαδικό 10), θα έχουν τιµή 1, την Q4 δηλαδή και την Q2. Στο κύκλωµα του σχήµατος 3.3-6 όµως η γραµµή CLR δεν οδηγείται πλέον από την έξοδο της πύλης NAND, σύµφωνα µε όσα γνωρίσαµε στο προηγούµενο κύκλωµα, αλλά από την έξοδο µιας πύλης AND, η οποία ελέγχεται εξωτερικά από τη γραµµή Reset. Όσο η γραµµή Reset έχει τιµή 1, η έξοδος της πύλης AND παρακολουθεί την έξοδο της πύλης NAND και το κύκλωµά µας λειτουργεί σύµφωνα µε τα γνωστά, όπως ακριβώς το προηγούµενο MOD-6 κύκλωµα. Όταν η κατάσταση στη γραµµή Reset γίνει 0 και αυτό γίνεται εξωτερικά, τότε, ανεξάρτητα από τις τιµές της εξόδου της πύλης NAND, η έξοδος της πύλης AND γίνεται 0,

Εισ. Έξοδος BCD Reset

Σήµατα clk Q4 Q3 Q2 Q1

∆εκαδική έξοδος

0 x 0 0 0 0 0 1 1ο 0 0 0 1 1 1 2ο 0 0 1 0 2 1 3ο 0 0 1 1 3 1 4ο 0 1 0 0 4 1 5ο 0 1 0 1 5 1 6ο 0 1 1 0 6 1 7ο 0 1 1 1 7 1 8ο 1 0 0 0 8 1 9ο 1 0 0 1 9 1 10ο 0 0 0 0 0

β. Λειτουργία του BCD µετρητή ριπής

α. Κύκλωµα του BCD µετρητή ριπής

Q4 Q1 Q2 Q3

Clk

T

4o F/f

Q Q

T

1o \F/f

T

2o F/f

Q

T

3o F/f

Q

Reset


139

οδηγώντας έτσι και τη γραµµή CLR στο 0, µε τελικό αποτέλεσµα το καθάρισµα των εξόδων των Flip-flops του µετρητή και το µηδενισµό της εξόδου του. Συµπερασµατικά, µε τη γραµµή Reset στο 1 το κύκλωµα εκτελεί κανονικά τη διαδικασία µέτρησης, ενώ µε τη γραµµή Reset στο 0 εξασφαλίζουµε τον ασύγχρονο µηδενισµό των εξόδων του (κατάσταση εξόδου του µετρητή, όλα-0).

Σύγχρονοι µετρητές Οι σύγχρονοι µετρητές υλοποιούνται µε T Flip-flops µε enable. Στο σχήµα 3.3-7 φαίνεται η σχεδίαση ενός τέτοιου 3-bit µετρητή. Όπως και στα κυκλώµατα των µετρητών ριπής, ο αριθµός των Flip-flops εξαρτάται από το modulo του µετρητή. Για ένα MOD-8 εποµένως κύκλωµα θα χρειαστούµε τρία Flip-flops. Οι είσοδοι clk όλων των Flip-flops οδηγούνται µε κοινή γραµµή από το σήµα του ρολογιού. Το σήµα του ρολογιού δηλαδή εφαρµόζεται ταυτόχρονα στις εισόδους clk όλων των Flip-flops, ενώ για τη λειτουργία του κυκλώµατος πρέπει η είσοδος ενεργοποίησης του πρώτου Flip-flop (Ε1) να βρίσκεται σε λογικό 1. Η έξοδος του πρώτου Flip-flop παράγει το λιγότερο σηµαντικό bit (LSB) της εξόδου του µετρητή. Η δυαδική ακολουθία στην έξοδο του µετρητή φαίνεται στο πίνακα του σχήµατος 3.3-7. Με αρχική κατάσταση, όλα–0, η έξοδος του µετρητή µετά από επτά διαδοχικές αρνητικές ακµές του σήµατος του ρολογιού στην είσοδο clk θα φτάσει τη µέτρηση στο 111 και στην επόµενη αρνητική ακµή η έξοδος θα µηδενισθεί, ολοκληρώνοντας έτσι έναν κύκλο µέτρησης. Σχήµα 3.3-7. Σύγχρονος 3-bit µετρητής

Η λειτουργία του κυκλώµατος έχει ως εξής. Με αρχική κατάσταση, όλα-0, για το κύκλωµα (Q3=Q2=Q1=0), η πρώτη αρνητική ακµή του σήµατος του ρολογιού στις εισόδους clk των Flip-flops, θα αλλάξει µόνο τη τρέχουσα κατάσταση του πρώτου Flip-flop, το οποίο από 0 θα γίνει 1 (Q1=1), αφού µόνο αυτό είναι ενεργοποιηµένο (Ε1=1). Το δεύτερο και τρίτο Flip-flop την ίδια στιγµή είναι απενεργοποιηµένα, αφού έχουν Ε2=0 και Ε3=0, κατάσταση την οποία τους εξασφαλίζει η έξοδος Q του πρώτου Flip-flop και η έξοδος της πύλης AND, αντίστοιχα, παραµένοντας έτσι στη τρέχουσα κατάστασή τους (Q3=Q2=0). Η έξοδος εποµένως του µετρητή µετά τη πρώτη αρνητική ακµή στην είσοδο clk θα είναι : Q3=0, Q2=0 και Q1=1 (001). Με τον ερχοµό της δεύτερης αρνητικής ακµής θα έχουµε αλλαγή ξανά της τρέχουσας κατάστασης για το πρώτο Flip-flop (Q1=0), όπως θα γίνεται άλλωστε µε κάθε

Παλµοί ρολογιού

∆υαδική µέτρηση µετρητή MOD-8


Αρχική κατ-ση : όλα - 0 0 0 0 0 1ος 0 0 1 1 2ος 0 1 0 2 3ος 0 1 1 3 4ος 1 0 0 4 5ος 1 0 1 5 6ος 1 1 0 6 7ος 1 1 1 7 8ος 0 0 0 0

MSB

“1”

LSB

Clk

Q1 Q3 Q2

Τ

Ε2 Q

2o F/f

Τ

Ε1 Q

1o F/f

Τ

Ε3 Q

3o F/f


140

καινούργιο παλµό του σήµατος. Το δεύτερο Flip-flop τώρα, που έχει πλέον Ε2=1, θα αλλάξει κατάσταση από 0 σε 1 (Q2=1), ενώ το τρίτο Flip-flop θα διατηρήσει ξανά τη τρέχουσα κατάστασή του (Q3=0), αφού η είσοδος Ε3 θα συνεχίσει να βρίσκεται σε λογικό 0. Η έξοδος εποµένως του µετρητή µετά και τη δεύτερη αρνητική ακµή του σήµατος θα είναι Q3=0, Q2=1 και Q1=0 (010). Με τον ίδιο τρόπο σκεπτόµενοι βρίσκουµε τις καταστάσεις της εξόδου του κυκλώµατος, µέχρι να κλείσει ένας κύκλος λειτουργίας του, επαληθεύοντας το πίνακα του σχήµατος 3.3-7.

Σχήµα 3.3-8. Σύγχρονο κύκλωµα MOD 8 µε είσοδο ενεργοποίησης (En) και ασύγχρονο µηδενισµό (CLR)

Στα διάφορα ολοκληρωµένα κυκλώµατα µε σύγχρονους µετρητές, όπως συµβαίνει και µε τα αντίστοιχα των µετρητών ριπής, θα συναντήσουµε µετρητές µε εισόδους ενεργοποίησης, εισόδους ασύγχρονου µηδενισµού, εισόδους από τις οποίες µπορεί να φορτωθεί µια αρχική κατάσταση καθώς και εξόδους διάδοσης κρατουµένου (RCO : Riple Carry Output). Στο σχήµα 3.3-8 φαίνεται ένα κύκλωµα MOD-8 µε είσοδο ενεργοποίησης και ασύγχρονο µηδενισµό (Clear). Ο ασύγχρονος µηδενισµός του κυκλώµατος γίνεται µε CLR=0 και η ενεργοποίηση του κυκλώµατος µε (En =1). Όταν το En γίνεται 0, προκύπτει εύκολα από τη σχεδίαση του κυκλώµατος, ότι Ε1=Ε2=Ε3=0, οπότε και τα τρία Flip-flops του κυκλώµατος απενεργοποιούνται.

Σύγχρονος µετρητής MOD-x Η διαδικασία µετατροπής ενός σύγχρονου µετρητή MOD-Ν, όπου Ν=2n, σε MOD-x, µε x<Ν, είναι περίπου ίδια µε την αντίστοιχη για το κύκλωµα του µετρητή ριπής. Θα χρησιµοποιήσουµε και στο σύγχρονο µετρητή ένα συνδυαστικό κύκλωµα, που και εδώ είναι µια πύλη NAND, η έξοδος της οποίας, µέσω της ασύγχρονης γραµµής CLR, θα µηδενίζει τη κατάλληλη στιγµή την έξοδο του κυκλώµατος.

Σχήµα 3.3-9 Σύγχρονος µετρητής MOD-6

Εn

Clk

Q1 Q3 Q2

CLR

Τ

Ε2 Q

2o F/f

Τ

Ε1 Q

1o F/f

Τ

Ε3 Q

3o F/f

Ε

Clk

Q1 Q3 Q2

Τ

Ε1 Q

2o F/f

Τ

Ε0 Q

1o F/f

Τ

Ε2 Q

3o F/f

CLR


141

Η πύλη NAND τώρα θα οδηγείται από τις γραµµές εξόδου του µετρητή, που στη κατάσταση της εξόδου x-1 θα βρίσκονται σε λογικό 1. Θυµηθείτε, ότι στο ασύγχρονο κύκλωµα, η αντίστοιχη πύλη NAND οδηγείται από τις γραµµές εξόδου του µετρητή, που στη κατάσταση της εξόδου x βρίσκονται σε λογικό 1. Αυτό συµβαίνει, επειδή στα σύγχρονα ακολουθιακά κυκλώµατα η αλλαγή της τρέχουσας κατάστασης δεν γίνεται αµέσως µε την αλλαγή της επόµενης κατάστασης, πράγµα που συµβαίνει στα ασύγχρονα ακολουθιακά κυκλώµατα. Έτσι, για ένα σύγχρονο κύκλωµα MOD-6, οι είσοδοι της πύλης NAND δεν θα οδηγούνται από τις εξόδους Q3 και Q2, όπως ήταν η σχεδίαση για το αντίστοιχο κύκλωµα του µετρητή ριπής (σχήµα 3.3-5), αλλά από τις εξόδους Q3 και Q1 (σχήµα 3.3-9). Η κοινή γραµµή µηδενισµού (CLR) του µετρητή ενεργοποιείται στο λογικό 0. Όταν η έξοδος της πύλης NAND γίνει 0 (Q3=Q1=1), η γραµµή CLR ενεργοποιείται και οι έξοδοι όλων των Flip-flops του κυκλώµατος µηδενίζονται, τερµατίζοντας έτσι ένα κύκλο µέτρησης του µετρητή.

Μετρητές MOD-x µε χρήση ολοκληρωµένων κυκλωµάτων Τα ολοκληρωµένα κυκλώµατα που περιέχουν µετρητές µας δίνουν τη δυνατότητα σχεδίασης κυκλωµάτων MOD-x µε πολλούς τρόπους. Αυτό οφείλεται στη πιο σύνθετη σχεδίαση αυτών των κυκλωµάτων, στα οποία οι κατασκευαστές έχουν προσθέσει περισσότερες εισόδους ή/και εξόδους απ΄ ότι µέχρι τώρα γνωρίσαµε. Τέτοιες είσοδοι µπορεί να είναι, το αναφέραµε και προηγούµενα, οι είσοδοι enable ή reset (µια ή περισσότερες), οι είσοδοι Load (είσοδοι φόρτωσης) µε τις αντίστοιχες γραµµές παράλληλης φόρτωσης, καθώς και η έξοδος διάδοσης κρατουµένου (RCO). Σχήµα 3.3-10. Το Ο.Κ. 74163. Σύγχρονος 4-bit µετρητής. Το Ο.Κ. 74163 (σύγχρονος 4-bit µετρητής), του οποίου το σχηµατικό διάγραµµα φαίνεται στο σχήµα 3.3-10α περιέχει τέτοιες εισόδους αλλά και έξοδο RCO. Οι περισσότερες της µιας είσοδοι reset, enable T (ENT) και enable P (ENP) στο Ο.Κ. 74163, µας δίνουν τη δυνατότητα σχεδίασης διαφόρων κυκλωµάτων MOD-x (µε x<16), χωρίς τη χρήση εξωτερικού συνδυαστικού κυκλώµατος. Μια τέτοια σχεδίαση θα δούµε στην εργαστηριακή άσκηση 3 . Η είσοδος Load (LD) µας επιτρέπει, όταν ενεργοποιείται, να φορτώνουµε παράλληλα από ειδικές γι΄ αυτή τη περίπτωση γραµµές εισόδου (είσοδοι Α,B,C και D στο σχήµα 3.3-10α), µια κατάσταση, την οποία εµείς έχουµε επιλέξει σαν αρχική κατάσταση του κυκλώµατος. Έτσι στο κύκλωµα του σχήµατος 3.3-10β (µετρητής MOD-10 µε το Ο.Κ. 74163), η µέτρηση µπορεί να αρχίσει, από το 6 για παράδειγµα, αν φορτώσουµε σαν αρχική κατάσταση το 0110 (6 δεκαδικό). Με κατάλληλη δηλαδή υλοποίηση (εργαστηριακή άσκηση 4) µπορεί το κύκλωµα να παίρνει µόνιµα το 0110 σαν αρχική κατάσταση και να έχουµε έτσι ένα µετρητή MOD-10 µε ακολουθία µέτρησης : 6,7.....15,6,7.. Η έξοδος RCO

α. Σχηµατικό διάγραµµα του Ο.Κ. 74163

Qa

Qc

Qb

Qd

RCO

clk

A B C D

EN T EN P CLR

LD

0.Κ 74163

β. Υλοποίηση µετρητή MOD-10 µε το Ο.Κ. 74163

clk

/Reset

“1”

EN TEN P

LD

Qa

Qc

Qb

Qd

RCO

ABCD

CLR

0.Κ 74163


142

(Ripple Carry Output) είναι µια έξοδος που παράγει το κρατούµενο εξόδου του µετρητή. Γίνεται 1 σε µετρητή αύξουσας µέτρησης, όταν όλες οι γραµµές εξόδου του µετρητή γίνουν 1. Σε Ο.Κ. που περιέχουν αµφίδροµους µετρητές (up-down counters), οι αντίστοιχοι έξοδοι είναι δύο και αφορούν τα κρατούµενα της αύξουσας και φθίνουσας µέτρησης, αντίστοιχα. Το κρατούµενο της φθίνουσας µέτρησης (borrow out) γίνεται 1, όταν όλες οι γραµµές εξόδου του µετρητή γίνουν 0. Το Ο.Κ. 74192, το οποίο θα δούµε στη συνέχεια, αποτελεί έναν τέτοιο µετρητή. Οι RCO έξοδοι µας δίνουν επίσης τη δυνατότητα να συνδέουµε διαδοχικά (µέθοδος cascade) περισσότερα από ένα Ο.Κ., χωρίς επί πλέον εξωτερική κυκλωµάτωση, για τη δηµιουργία κυκλωµάτων µε περισσότερες εξόδους. Με δύο Ο.Κ. 74163 για παράδειγµα υλοποιούµε κύκλωµα 8-bit µετρητή (Mοd-256), το οποίο φαίνεται στο σχήµα 3.3-11.

Σχήµα 3.3-11. Ένας 8-bit (Mod-256) µετρητής υλοποιηµένος µε δύο Ο. Κ. 74163

Μετρητές σαν διαιρέτες συχνότητας Τα κυκλώµατα των µετρητών µπορεί εύκολα να χρησιµοποιηθούν σαν διαιρέτες συχνότητας. Παρατηρώντας προσεκτικά τις κυµατοµορφές χρονισµού του σχήµατος 3.3-2, αφορούν έναν µετρητή Mod-8, θα διαπιστώσετε, ότι στην έξοδο Q1 του πρώτου Flip-flop η συχνότητα του σήµατος που παράγεται, είναι το 1/2 της συχνότητας του σήµατος του ρολογιού του (fQ1=1/2fClk), η συχνότητα της εξόδου του δεύτερου Flip-flop θα είναι το 1/4 (fQ2=1/4fClk) και η συχνότητα του τρίτου Flip-flop, θα είναι το 1/8 (fQ3=1/8fClk). Η συχνότητα δηλαδή στην έξοδο κάθε Flip-flop είναι το µισό της συχνότητας του σήµατος του ρολογιού του. Έτσι, σε ένα κύκλωµα Mod-x, η έξοδος που παράγει το περισσότερο σηµαντικό bit, κάνει διαίρεση της συχνότητας του σήµατος του ρολογιού του κυκλώµατος µε το x. Στο κύκλωµα του σχήµατος 3.3-1 (mod-8) η συχνότητα του σήµατος που παράγεται στην έξοδο Q3, είναι το 1/8 της συχνότητας του σήµατος του ρολογιού του µετρητή, ενώ στο ίδιο κύκλωµα, από τις εξόδους Q1 και Q2, µπορούµε να πάρουµε σήµατα µε το ½ και το ¼ της συχνότητας του σήµατος του ρολογιού, αντίστοιχα Από την έξοδο επίσης Q4 του κυκλώµατος του σχήµατος 3.3-6 (Mod-10) εξασφαλίζουµε διαίρεση της συχνότητας του ρολογιού µε το 10, ενώ τέλος στην έξοδο Q3 του κυκλώµατος του σχήµατος 3.3-5 (Mod-6), θα έχουµε διαίρεση µε το 6. Στο σχήµα 3.3-12α φαίνεται το κύκλωµα ενός διαιρέτη συχνότητας µε το 3. Η υλοποίηση ενός τέτοιου κυκλώµατος, σύµφωνα µε όσα ήδη γνωρίζουµε, απαιτεί δύο Flip-flops, µε τα οποία υλοποιείται ένας µετρητής 2-bit (MOD-4). Αυτόν το µετρητή στη συνέχεια τον µετατρέπουµε, χρησιµοποιώντας µια πύλη NAND δύο εισόδων, σε κύκλωµα MOD-3. Στο σχήµα 3.3-12β φαίνονται οι κυµατοµορφές χρονισµού αυτού του κυκλώµατος. Από τις κυµατοµορφές χρονισµού προκύπτει, ότι η συχνότητα του σήµατος στην έξοδο Q2 (MSB),

Είσοδοι φόρτωσης Mod-256 : D7 D6 D5 D4 D3 D2 D1D0Έξοδοι Mod-256 : Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 Κοινές είσοδοι των δύο Ο.Κ.: clk, LD, CLR

En

LD

CLR

CLK

RCO

clk

LD EN T EN P CLR

A B C D

Qa

Qc

Qb

Qd

D0 D1 D2 D3

Q0

Q2

Q1

Q3

RCO

clk

LD EN T EN P CLR

ABCD

Qa

Qc

Qb

Qd

D4 D5 D6 D7

Q4

Q6

Q5

Q7


143

µετά τη τρίτη αρνητική ακµή στην είσοδο clk, είναι το 1/3 της συχνότητας του σήµατος του ρολογιού (τριπλάσια η περίοδος του σήµατος της εξόδου Q2 από την αντίστοιχη στην είσοδο clk).

Σχήµα 3.3-12. ∆ιαίρεση συχνότητας µε το 3

Κυκλώµατα διαιρετών συχνότητας µπορούµε να υλοποιήσουµε µε πολλούς τρόπους χρησιµοποιώντας Ο.Κ. µετρητών. Το σχηµατικό διάγραµµα του σχήµατος 3.3-13 δείχνει µια διάταξη, η οποία υλοποιεί ένα διαιρέτη συχνότητας µε το 60. Η υλοποίηση γίνεται µε τη χρήση δύο µετρητών, ενός Mod-6 και ενός Mod-10. Ο πρώτος χρησιµοποιείται σαν διαιρέτης συχνότητας µε το 6 και ο δεύτερος σαν διαιρέτης συχνότητας µε το 10. Έτσι, αν το σήµα του ρολογιού στην εισόδου clk της διάταξης, έχει συχνότητα 60 Hz, στην έξοδο του πρώτου διαιρέτη θα έχουµε σήµα συχνότητας 10 Hz, το οποίο οδηγεί την είσοδο clk του δεύτερου διαιρέτη. Το σήµα της εξόδου του Mod-10 θα είναι συχνότητας 1Hz. Θα έχουµε εποµένως ένα κύκλωµα, χρονιστή του δευτερολέπτου. Ένα κύκλωµα δηλαδή που αποτελεί τη βάση σχεδίασης ενός ηλεκτρικού ρολογιού. Για την υλοποίηση αυτής της διάταξης θα µπορούσαν να χρησιµοποιηθούν πολύ εύκολα δύο Ο.Κ. 7493 (εργαστηριακή άσκηση 2γ) ή δύο Ο.Κ. 74163 στα οποία έχουµε ήδη αναφερθεί.

Σχήµα 3.3-13. Block διάγραµµα διαιρέτη συχνότητας µε το 60.

Οι µετρητές σαν διαιρέτες συχνότητας χρησιµοποιούνται σε ψηφιακά χρονοκυκλώµατα, όπως τα ηλεκτρονικά ρολόγια και τα ψηφιακά ρολόγια χεριού, αυτοκινήτου κλπ. Χρησιµοποιούνται επίσης σε όργανα ελέγχου και µετρήσεων (συχνόµετρα κ.α.).

Out=1 Hz Clk=60 Hz Out =10 Hz Mod-6 clk

Mod-10 clk

β. Κυµατοµορφές χρονισµού του διαιρέτη συχνότητας µε το 3

0 10 0 0 01 0 Q2

Q1

clk

1 2 3

α. Κύκλωµα διαιρέτη συχνότητας µε το 3

Έξοδος διαιρέτη Q2

clk Q

1ο F/f

T

Q

2ο F/f

T

Q1


144

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Θα σχεδιάσουµε και θα υλοποιήσουµε µετρητές µε χρήση Flip-flops. Θα µελετήσουµε τη λειτουργία των Ο.Κ. 7493, 74163 και 74192, στα οποία, σύντοµα, έχουµε ήδη αναφερθεί και τα οποία διαλέξαµε από ένα ιδιαίτερα µεγάλο αριθµό MSI ολοκληρωµένων κυκλωµάτων που µας προσφέρονται, επειδή δίνουν τη δυνατότητα σχεδίασης και υλοποίησης όλων των αντιπροσωπευτικών κυκλωµάτων των µετρητών στους οποίους αναφερθήκαµε (ασύγχρονα και σύγχρονα κυκλώµατα). Θα υλοποιήσουµε τέλος συνθετότερες διατάξεις µέτρησης και χρονισµού συνδυάζοντας και εκµεταλλευόµενοι κατάλληλα, τα διάφορα επί πλέον χαρακτηριστικά αυτών των ολοκληρωµένων κυκλωµάτων Άσκηση 1 Χρησιµοποιείστε δύο Ο.Κ. 7474 για να σχεδιάσετε και να υλοποιήστε : α. Το κύκλωµα ενός 3-bit φθίνοντα µετρητή ριπής µε ακολουθία µέτρησης 7,6,5…0,7,6... Επαληθεύστε τη λειτουργία του. (Μην αποσυνδέετε το κύκλωµα). β. Προσθέστε στο προηγούµενο µετρητή το κατάλληλο κύκλωµα για να σταµατά τη µέτρηση στο 0 (φθίνων µετρητής µε παύση στο 0).

Το Ο.Κ. 7493. Ασύγχρονος δυαδικός µετρητής. Αποτελείται από τέσσερα J-K Flip-flops και χωρίζεται σε δύο τµήµατα, όπως θα δείτε χαρακτηριστικά στα φύλλα δεδοµένων. Όταν σαν είσοδος clk χρησιµοποιείται ο ακροδέκτης Input B (pin 1), τότε ενεργοποιούνται µόνο τα τρία από τα τέσσερα Flip-flops του Ο.Κ. και οι αντίστοιχες έξοδοι (Qb, Qc, και Qd) µας δίνουν το αποτέλεσµα της µέτρησης, µε την Qd να παράγει το περισσότερο σηµαντικό ψηφίο (MSB). Έτσι το κύκλωµα λειτουργεί σαν 3-bit µετρητής. Αν στη συνέχεια, σαν είσοδος παλµών µέτρησης χρησιµοποιηθεί ο ακροδέκτης Input A (pin 14) και ταυτόχρονα βραχυκυκλωθεί η έξοδος Qa (pin 12) µε τον ακροδέκτη

Εργ.άσκηση 1α

Εργ.άσκηση 1β


145

Input B (pin 1), ενεργοποιούνται και τα τέσσερα Flip-flops και το κύκλωµα λειτουργεί σαν 4-bit µετρητής µε εξόδους τις Qa, Qb, Qc, Qd. Η έξοδος Qd παράγει πάλι το περισσότερο σηµαντικό ψηφίο (MSB). Η έξοδος του µετρητή αλλάζει κατάσταση κατά την µετάβαση του σήµατος του ρολογιού από High σε Low, ενώ η ενεργοποίηση της µέτρησης γίνεται µε τις κατάλληλες τιµές στις εισόδους R01 και R02, σύµφωνα µε το πίνακα του σχήµατος 3.3-14β. Στο σχήµα 3.3-14α φαίνεται και το σχηµατικό διάγραµµα του chip.

Σχήµα 3.3-14. Το Ο.Κ. 7493.

Με κατάλληλη συνδεσµολογία των εισόδων Reset (R01 και R02) και επωφελούµενοι από το τρόπο ενεργοποίησης αυτών των εισόδων, µπορούµε να δηµιουργήσουµε, χωρίς χρήση επιπλέον πυλών, µετρητές διαφόρων MODx µε x<15. Σε µια τέτοια περίπτωση δεν θα είχαµε διαθέσιµη γραµµή ασύγχρονου µηδενισµού (clear). Γραµµή clear µπορούµε να δηµιουργήσουµε χρησιµοποιώντας ένα επιπλέον συνδυαστικό εξωτερικό κύκλωµα. Όλες αυτές τις λειτουργίες και όχι µόνο, θα τις σχεδιάσουµε, θα τις υλοποιήσουµε και θα τις επαληθεύσουµε στην άσκηση που ακολουθεί. Άσκηση 2 α. Επαληθεύστε τη λειτουργία του Ο.Κ. 7493 σαν µετρητή Mod-8. Μετατρέψτε στη συνέχεια το κύκλωµα σε µετρητή Mod-6 µε το τρόπο που δείχνει το κύκλωµα του σχήµατος 13.3-15α. Σχεδιάστε το πίνακα µε την ακολουθία µέτρησης και επαληθεύστε τη λειτουργία του κυκλώµατος. (Μην αποσυνδέετε το κύκλωµα).

Σχήµα 3.3-15. Υλοποιήσεις µε το Ο.Κ. 7493

Η υλοποίηση του µετρητή Mod-6 γίνεται µε τη κατάλληλη συνδεσµολογία των εισόδων R01 και R02 χωρίς εξωτερικό κύκλωµα, αλλά και χωρίς τη δυνατότητα ασύγχρονου µηδενισµού (clear) για το κύκλωµα. Από το πίνακα του σχήµατος 3.3-14β παρατηρούµε, ότι για να τεθεί σε λειτουργία ο µετρητής, χρειάζεται µία τουλάχιστον από τις εισόδους R01 και R02 να βρίσκεται σε κατάσταση Low. Όταν και οι δύο αυτές είσοδοι βρίσκονται σε κατάσταση High, η έξοδος του µετρητή µηδενίζεται και η µέτρηση διακόπτεται. Εκµεταλλευόµενοι αυτή τη λειτουργία του ship σχεδιάσαµε το κύκλωµα Mod-6 που φαίνεται στο σχήµα 3.3-15α. Να

7493

R0(1)

R0(2)

Qa

Qc

Qb

Qd

clk

clkA

B

Είσoδοι reset Έξοδοι R01 R02 QD QD QD QD

1 1 0 0 0 0 0 1 Count 1 0 Count

α. Σχηµατικό διάγραµµα του Ο.Κ. 7493

β. Ενεργοποίηση της λειτουργίας µέτρησης του Ο.Κ. 7493

R01

B

Qa

Qb

Qc

QdR02

7493

clk

clk A

clk

α. Κύκλωµα Mod-6

“1”

/Reset

Aclk

R02

R01

7493

clk

clk Qa

Qb

Qc

Qd

B

2η 1η

β. Κύκλωµα Mod -10


146

θυµηθούµε εδώ, ότι η σχεδίαση µετατροπής του Mod-8 σε Mod-6 απαιτεί το µηδενισµό της εξόδου του Mod-8 στη κατάσταση 110 (Qc=1, Qd=1 και Qb=0), αφού πρόκειται για ασύγχρονο µετρητή. Το κύκλωµα του σχήµατος 3.3-15α µας εξασφαλίζει αυτή τη δυνατότητα. Όταν η µέτρηση φτάσει στο 110, τότε οι δύο γραµµές R01 και R02 θα πάρουν για πρώτη φορά από την αρχή της µέτρησης κατάσταση High, µε αποτέλεσµα το µηδενισµό της εξόδου του κυκλώµατος. Στην επόµενη αρνητική ακµή του σήµατος στην είσοδο clk το κύκλωµα θα αρχίσει ξανά ένα νέο κύκλο µέτρησης. β. Χρησιµοποιείστε ένα νέο Ο.Κ. 7493 και επαληθεύστε τη λειτουργία του σαν 4-bit µετρητή. Στη συνέχεια µετατρέψτε το παραπάνω κύκλωµα σε µετρητή Mod-10 µε δυνατότητα ασύγχρονου µηδενισµού, ο οποίος θα µας εξασφαλίζει την αρχική κατάσταση, όλα –0, όπως φαίνεται στο σχήµα 3.3-15β. (Μην αποσυνδέετε το κύκλωµα). Για να εξασφαλιστεί η αρχική κατάσταση, όλα – 0, στο κύκλωµα, χρειάζεται µια εξωτερική γραµµή µηδενισµού (reset), την οποία, στην υλοποίηση του προηγούµενου κυκλώµατος (Mod-6), δεν είχαµε. Ο τρόπος αυτής της υλοποίησης φαίνεται στο κύκλωµα του σχήµατος 3.3-15β. Η είσοδος R01 βρίσκεται µόνιµα σε λογικό 1, ενώ η R02 οδηγείται από την έξοδο της 2ης πύλης NAND, η οποία µε τη σειρά της ελέγχεται εξωτερικά από τη γραµµή reset. Η γραµµή /reset αποτελεί την είσοδο µηδενισµού του κυκλώµατος. Εάν η τιµή της είναι 1, το κύκλωµα εκτελεί κανονικά τη διαδικασία µέτρησης, ενώ όταν γίνει 0, έχουµε µηδενισµό της εξόδου του. Η τρόπος λειτουργία της γραµµής έχει ως εξής. Για reset=1 και την έξοδο της 1ης πύλης να βρίσκεται σε κατάσταση High, η έξοδος της 2ης πύλης θα βρίσκεται µόνιµα σε κατάσταση Low και το κύκλωµα θα δουλεύει σαν µετρητής. Αν τώρα η έξοδος της 1ης πύλης γίνει 0 και αυτό θα συµβεί µόνον όταν τα QB και QD γίνουν και τα δύο 1 (κατάσταση στην έξοδο του µετρητή 1010 ή δεκαδικό 10), η έξοδος της 2ης πύλης θα γίνει 1, µε αποτέλεσµα οι είσοδοι R01 και R02 να πάρουν κατάσταση High και η έξοδος του µετρητή να µηδενιστεί. Για reset=0, ανεξάρτητα από τη τιµή της εξόδου της 1ης πύλης και κατ΄ επέκταση της τιµής στην έξοδο του µετρητή, η έξοδος του κυκλώµατος θα µηδενίζεται, αφού οι R01 και R02 θα βρίσκονται σε κατάσταση High. Για να ξεκινήσει ένας νέος κύκλος µέτρησης, θα χρειαστεί απενεργοποίηση της γραµµής reset (reset=1). γ. Χρησιµοποιείστε σωστά τα κυκλώµατα Mod-6 (σχήµα 3.3-15α) και Mod-10 (σχήµα 3.3-15β), που υλοποιήσατε προηγούµενα για να υλοποιήσετε τη διάταξη του σχήµατος 3.3-13 (χρονιστής του δευτερολέπτου).


147

Το Ο.Κ. 74163. Σύγχρονος 4-bit δυαδικός µετρητής (MOD-16) Το Ο.Κ. 74163 (σχήµα 3.3-10α) περιλαµβάνει έναν απολύτως σύγχρονο 4-bit δυαδικό µετρητή (MOD-16) µε δυνατότητα σύγχρονης φόρτωσης και clear. H φόρτωση µιας αρχικής κατάστασης γίνεται σύγχρονα (µε την θετική ακµή του ρολογιού) και µε την είσοδο LOAD στο λογικό 0. H είσοδος clear (CLR) του κυκλώµατος ενεργοποιείται στο λογικό 0. Αυτό µας επιτρέπει να κατασκευάζουµε κυκλώµατα διαφορετικών modulo-x (x<16), χρησιµοποιώντας µια πύλη NAND εξωτερικά. Η έξοδος της πύλης NAND συνδέεται στην είσοδο CLR, και οι είσοδοί της στις γραµµές εξόδου του µετρητή, που στη κατάσταση x-1 έχουν τιµή 1, ώστε µε την επόµενη θετική ακµή του ρολογιού ο µετρητής να έρθει στην κατάσταση, όλα - 0. Για να λειτουργήσει ο µετρητής πρέπει και οι δύο είσοδοι enable (P και T) να βρίσκονται σε λογικό 1. Η έξοδος RCO µας δίνει τη δυνατότητα σύνδεσης περισσοτέρων του ενός µετρητών σε συνδεσµολογία cascade, χωρίς πρόσθετη δηλαδή εξωτερική κυκλωµάτωση, για τη σχεδίαση µετρητών µε εξόδους για περισσότερα των 4 bits (modulo µεγαλύτερο του 16). Συγκεκριµένα η έξοδος RCO γίνεται λογικό 1, µόνο όταν όλες οι έξοδοι QA, QB, QC και QD βρεθούν σε λογικό 1, δηλαδή µόλις ο µετρητής φθάσει την ακολουθία µέτρησης στην τελευταία του κατάσταση (δεκαδικό 15). Περισσότερες πληροφορίες για το Ο.Κ. θα βρείτε στα φύλλα δεδοµένων του βιβλίου. Άσκηση 3 Επαληθεύστε τη λειτουργία του Ο.Κ. 74163. Στη συνέχεια µετατρέψτε το κύκλωµα σε µετρητή Mod-10 µε ακολουθία µέτρησης 0,1,2….9,0,1.. (σχήµα 3.3-10β) και επαληθεύστε τη λειτουργία του.

Σχήµα 3.3-16. Μετρητής Mod-10 µε ακολουθία µέτρησης 6,7...15,6,7.. µε το Ο.Κ 74163.

Το Ο.Κ. 74163 µε την είσοδο παράλληλης φόρτωσης µας δίνει τη δυνατότητα να προτοποθετούµε στο κύκλωµα, όποια αρχική κατάσταση επιθυµούµε. Στο σχήµα 3.3-16 έχουµε σχεδιάσει µε το Ο.Κ 74163 ένα κύκλωµα µετρητή Mod-10, ο οποίος έχει ακολουθία µέτρησης 6,7.....15,6,7.. Πρόκειται δηλαδή για υλοποίηση µετρητή Mod-10, ο οποίος ξεκινάει τη µέτρηση από το 0110 ( 6 δεκαδικό ) και τη φτάνει στο 1111 (δεκαδικό 15). Το συνδυαστικό εξωτερικό κύκλωµα (πύλες NOT και AND) εξασφαλίζει, εκτός της λειτουργίας του κυκλώµατος σαν MOD-10 και την αρχική κατάσταση 6 (0110) στο κύκλωµα µε την ενεργοποίηση της γραµµής /Reset. Όταν δηλαδή η γραµµή /Reset πάρει τιµή 0 η έξοδος της πύλης AND, όποια κι΄ αν είναι η τιµή της εξόδου της πύλης NOT, γίνεται 0 και ενεργοποιεί έτσι την είσοδο LD (LD=0). Με την είσοδο LD στο 0 φορτώνεται η αρχική κατάσταση στο µετρητή, η οποία βρίσκεται µόνιµα στις εισόδους Α, B, C και D. Για την έναρξη της µέτρησης η τιµή της γραµµής /Reset γίνεται 1. Τότε η έξοδος της πύλης AND οδηγείται πλέον από την έξοδο της πύλης NOT. Κατά τη διαδικασία της µέτρησης η τιµή της εξόδου RCO του µετρητή θα είναι 0 µέχρι η µέτρηση να φτάσει στο 1111. Όσο η RCO είναι 0, η έξοδος της πύλης NOT είναι 1, η έξοδος της πύλης AND επίσης 1, αφού και η γραµµή /Reset έχει τιµή 1 και η είσοδος LD µε τιµή 1 είναι απενεργοποιηµένη. Όταν η έξοδος RCO γίνει 1 (θα συµβεί όταν η έξοδος του µετρητή φτάσει στο 1111) η έξοδος της πύλης NOT, θα γίνει 0, θα ενεργοποιηθεί έτσι η

Qa

Qc

Qb

Qd

/Reset

GND VCC

CLK

BCD

A

CLR

LDEN T EN P

74163

RCO


148

είσοδος LD, η οποία µε τη σειρά της θα φορτώσει ξανά στο µετρητή τη κατάσταση 0110 για να ξεκινήσει ένας νέος κύκλος µέτρησης. Άσκηση 4 Υλοποιήστε το κύκλωµα του σχήµατος 3.3-16 και επαληθεύστε τη λειτουργία του. Άσκηση 5 Χρησιµοποιήστε δύο Ο.Κ. 74163 για να υλοποιήσετε το κύκλωµα ενός 8-bit µετρητή (Mod-256). Ο σχεδιασµός αυτού του κυκλώµατος φαίνεται στο σχήµα 3.3-11. Το Ο.Κ. 74192- Σύγχρονος αµφίδροµος δεκαδικός (BCD) µετρητής Το Ο.Κ. 74192 (σχήµα 3.3-17) είναι ένας σύγχρονος αµφίδροµος (up-down) δεκαδικός µετρητής. Η κατεύθυνση της µέτρησης καθορίζεται από τις εισόδους clk του κυκλώµατος (CPU και CPD), στις οποίες εφαρµόζονται τα σήµατα µέτρησης. Όταν οι παλµοί εφαρµόζονται στην είσοδο Count-Up (CPU) έχουµε αύξουσα µέτρηση, ενώ όταν εφαρµόζονται στην είσοδο Count-Down (CPD) έχουµε φθίνουσα µέτρηση. Σε κάθε περίπτωση, η µη ενεργοποιηµένη είσοδος µέτρησης, πρέπει να βρίσκεται σε κατάσταση High. Η κατάσταση των εξόδων Qa, Qb, Qc, Qd αλλάζει κατά τη µετάβαση της εισόδου µέτρησης από Low σε High. Οι έξοδοι Qa, Qb, Qc, Qd του µετρητή µπορούν να τεθούν σε οποιαδήποτε αρχική κατάσταση, αν δώσουµε τις επιθυµητές τιµές στις εισόδους P1, P2, P3 και P4, όταν η είσοδος PL (Load) είναι Low. Επίσης δίνεται η δυνατότητα να µηδενιστούν, όταν η είσοδος MR (Clear) είναι High, ανεξάρτητα από την τιµή των άλλων εισόδων. Για τη λειτουργία του Ο.Κ. σαν µετρητή πρέπει οι είσοδοι PL και MR να είναι σε κατάσταση High και Low αντίστοιχα. Και µε αυτό το Ο.Κ. έχουµε τη δυνατότητα σύνδεσης πολλών ίδιων κυκλωµάτων διαδοχικά, χωρίς να απαιτείται πρόσθετη εξωτερική κυκλωµάτωση (τεχνική cascade). Αυτό επιτυγχάνεται µε τη σύνδεση των εξόδων TCD (Carry) ή TCU (Borrow) στις εισόδους αύξουσας ή φθίνουσας µέτρησης αντίστοιχα, του επόµενου στη σειρά µετρητή. Στο σχήµα 3.3-17 φαίνονται, εκτός του σχηµατικού διαγράµµατος του Ο.Κ. και οι λειτουργίες που αφορούν τους ακροδέκτες του. Περισσότερες λεπτοµέρειες και γι΄ αυτό το Ο.Κ στα φύλλα δεδοµένων. Σχήµα 3.3-17. Σχηµατικό διάγραµµα και σύντοµη περιγραφή της λειτουργίας των ακροδεκτών του Ο.Κ 74192.

Άσκηση 6 Επαληθεύστε τη λειτουργία του Ο.Κ. 74192 για αύξουσα και φθίνουσα µέτρηση. Φορτώστε στη συνέχεια τη κατάσταση 0101 και ξεκινήστε από εκεί, πρώτα µια αύξουσα και στη συνέχεια µια φθίνουσα µέτρηση. Άσκηση 7 α. Υλοποιήστε το κύκλωµα του σχήµατος 3.3-18 και επαληθεύστε τη λειτουργία του. Στη συνέχεια φορτώστε στο κύκλωµα το (50)10 και δοκιµάστε µια αύξουσα µέτρηση. β. Μετατρέψτε το προηγούµενο κύκλωµα σε φθίνοντα µετρητή και επαληθεύστε τη λειτουργία του. Φορτώστε στη συνέχεια στο κύκλωµα το (60)10 και δοκιµάστε µια φθίνουσα µέτρηση. Στο σχήµα 3.3-18 φαίνεται το κύκλωµα ενός µετρητή MOD-100 σχεδιασµένο µε δύο BCD µετρητές (δύο Ο.Κ. 74192) σε σύνδεση cascade. Η 8-bit έξοδος (Ε0,Ε1, ….Ε7) του

Όνοµα Σύντοµη περιγραφή λειτουργίας ακροδέκτη των ακροδεκτών του Ο.Κ 74192

CPU Είσοδος clk αύξουσας µέτρησης CPD Είσοδος clk φθίνουσας µέτρησης ΜR Master Reset ( είσοδος Clear) PL′ Είσοδος ενεργοποίησης παράλληλης

φόρτωσης (Load) P0 ..P3 Παράλληλοι είσοδοι δεδοµένων Q0 ..Q3 Έξοδοι µετρητή

TCU Έξοδος carry για αύξουσα µέτρηση TCD Έξοδος borrow για φθίνουσα µέτρηση

CPU

CPD

ΜR

PL

P1 P2 P3

P0

TCU

TCD

74192

Q3

Q1

Q2

Q0


149

κυκλώµατος πραγµατοποιεί την ακολουθία µέτρησης από το 0 µέχρι το 99, όταν έχουµε αρχική κατάσταση όλα-0 στο κύκλωµα.

Σχήµα 3.3-18. Υλοποίηση ενός κυκλώµατος MOD-100 µε δύο BCD µετρητές

Ασκήσεις-Προβλήµατα 1. Σχεδιάστε τις κυµατοµορφές χρονισµού και την ακολουθία µέτρησης ενός 4-bit µετρητή ριπής µε αρχική κατάσταση, όλα - 0. 2. Σχεδιάστε τις κυµατοµορφές χρονισµού της εξόδου ενός φθίνοντα µετρητή Mod-8 µε ακολουθία µέτρησης 7,6,5…0,7,6… 3. Για έναν σύγχρονο και έναν ασύγχρονο µετρητή Mod-16 µε ακολουθία µέτρησης 0,1,2…15,0.1.. και είσοδο ασύγχρονου µηδενισµού, ζητάµε τη µετατροπή τους σε Mod-12 µε ακολουθία µέτρησης 0,1,2…11,0.1... Σχεδιάστε τα κυκλώµατα των δύο υλοποιήσεων. 4. Για να έχουµε στην έξοδο ενός ακολουθιακού κυκλώµατος συχνότητα ίση µε το 1/5 της συχνότητας του σήµατος στην είσοδο του ρολογιού του, τι κύκλωµα πρέπει να σχεδιάσουµε και πως θα πάρουµε τη συγκεκριµένη έξοδο. 5. Σχεδιάστε έναν MOD-8 µετρητή ριπής µε ακολουθία µέτρησης 0,1,2…7,0,1… χρησιµοποιώντας D Flip-flopς. 6. Προσθέστε στο προηγούµενο µετρητή το κατάλληλο κύκλωµα, το οποίο θα σταµατά τη µέτρηση στο 111. 7. Σχεδιάστε ένα σύγχρονο µετρητή MOD-8 χρησιµοποιώντας D Flip-flopς

CPD

CPUCPD

CPU

74192

PL

Ε7

Ε5

Ε6

Ε4

P1

P2

P3

P0

ΜR TCD

TCU

Q3

Q2

Q1

Q0

74192

PL

Ε3

Ε1

Ε2

Ε0

P1 P2 P3

P0

ΜR TCD

TCU

Q3

Q2

Q1

Q0

CLR

LD



150

8. Σχεδιάστε το κύκλωµα ενός σύγχρονου BCD µετρητή µε J-K Flip-flops. 9. Χρησιµοποιήστε το Ο.Κ. 7493 για να σχεδιάσετε έναν µετρητή Mod-7 µε ακολουθία µέτρησης 0,1...7,0,1.. 10. χρησιµοποιήστε το Ο.Κ. 7493 για να σχεδιάσετε έναν µετρητή Mod-12, ο οποίος θα διαθέτει και γραµµή µηδενισµού για αρχική κατάσταση, όλα-0, στο κύκλωµα. 11. Σχεδιάστε το κύκλωµα ενός σύγχρονου φθίνοντα µετρητή MOD-8 µε ακολουθία µέτρησης 7,6…,0,7,6.. 12. Χρησιµοποιείστε το Ο.Κ. 74192 και σχεδιάστε : α. Ένα µετρητή που θα εκτελεί τη µέτρηση : 0,1,2…,7,0,1,2… β. Ένα µετρητή που θα εκτελεί τη µέτρηση : 2,3,4…,9,2,3… 13. Χρησιµοποιείστε κατάλληλα στην έξοδο του κυκλώµατος του σχήµατος 3.3-18 δύο Ο.Κ. 7447Α (BCD to 7-segment decoders/drivers) και δύο δεκαδικούς ενδείκτες (7-segment displays), ώστε η έξοδος του κυκλώµατος να διαβάζεται κατ΄ ευθείαν στο δεκαδικό σύστηµα αρίθµησης. 14. Το σχήµα 3.3-19 δείχνει µια υλοποίηση µε τον µετρητή του Ο.Κ. 74163. ∆ώστε σε έναν πίνακα την ακολουθία µέτρησης του κυκλώµατος και προσδιορίστε το modulo του µετρητή. Στη συνέχεια προσθέστε ένα κύκλωµα, το οποίο θα δίνει τη δυνατότητα ασύγχρονου µηδενισµού της εξόδου του κυκλώµατος. Σχήµα 3.3-19. Κύκλωµα µετρητή µε το Ο.Κ.74163

15. Χρησιµοποιήστε το Ο.Κ. 74163 για να σχεδιάσετε ένα µετρητή Mod-10 µε ακολουθία µέτρησης 3,7,...12,3,7...(κώδικας excess-3) 16. Σχεδιάστε το κύκλωµα ενός µετρητή MOD-129 χρησιµοποιώντας δύο Ο.Κ. 74163 και το Ο.Κ. 7404. Για τη συγκεκριµένη σχεδίαση µπορεί να σας βοηθήσει το κύκλωµα του σχήµατος 3.3-11 (µετρητής MOD-256). 17. Χρησιµοποιήστε τέσσερα Ο.Κ. 74163 για να σχεδιάσετε έναν 16-bit µετρητή µε παράλληλη φόρτωση. Ποιος θα είναι ο µεγαλύτερος αριθµός που θα παράγεται στην έξοδο αυτού του µετρητή.

EN P

Qa

Qc

Qb

Qd

B C D

A

EN T

CLR RCO

LD

clk

O.K. 74163

Ακολουθιακά κυκλώµατα. Μνήµες

151

1.

Βασικές έννοιες Μνήµη (memory) θεωρείται κάθε ηλεκτρονικό κύκλωµα που έχει τη δυνατότητα αποθήκευσης µιας δυαδικής πληροφορίας, ενός συνόλου δηλαδή δυαδικών ψηφίων. Τα κυκλώµατα Latches, τα Flip-flops και οι καταχωρητές, όπως αναφέρθηκε ήδη, είναι κυκλώµατα µνήµης. Κάθε µνήµη που κατασκευάζεται µε ηµιαγωγά υλικά ονοµάζεται ηλεκτρονική µνήµη. Με τέτοιες µνήµες θα ασχοληθούµε στη παρούσα ενότητα. Το βασικό ηλεκτρονικό κύκλωµα της µνήµης που αποθηκεύει τη στοιχειώδη δυαδική πληροφορία (0 ή 1) ονοµάζεται κύτταρο ή κελί µνήµης (cell). Οι πληροφορίες ή εγγράφονται (αποθηκεύονται) στη µνήµη ή διαβάζονται από αυτή κατά λέξη µνήµης (word). Κάθε λέξη µνήµης αποτελείται από έναν αριθµό bits, ο οποίος καθορίζει και το µήκος της λέξης. Το µήκος των λέξεων στα Ο.Κ. των µνηµών συνήθως είναι πολλαπλάσιο του byte. Κάθε λέξη µνήµης αντιστοιχεί σε µια διεύθυνση (address), η οποία εισάγεται από τις εισόδους διεύθυνσης της µνήµης. Οι γραµµές αυτών των εισόδων παίρνουν τιµές 0 ή 1. Οι διευθύνσεις γράφονται στο δεκαεξαδικό σύστηµα συνήθως και σπανιότατα στο δεκαδικό ή το δυαδικό σύστηµα. Χρησιµοποιείται το δεκαεξαδικό, επειδή οι αριθµοί των διευθύνσεων είναι µεγάλοι και το δεκαεξαδικό χρειάζεται λιγότερα ψηφία για να τις εκφράσει απ΄ ότι το δεκαδικό και κυρίως το δυαδικό. Η χωρητικότητα (capacity) µιας µνήµης είναι ένα ακόµα βασικό χαρακτηριστικό της. Αντιστοιχεί στο συνολικό αριθµό των bits που έχει τη δυνατότητα να αποθηκεύει και εκφράζεται µε το γινόµενο του αριθµού των λέξεων που µπορεί να αποθηκευτούν σ΄ αυτήν επί τον αριθµό των bits ανά λέξη µνήµης. Το πλήθος των λέξεων, που έχει τη δυνατότητα αποθήκευσης µια µνήµη, το υπολογίζουµε από τον αριθµό των εισόδων των διευθύνσεων της µνήµης. Αν k είναι ο αριθµός αυτών των εισόδων, το σύνολο των λέξεων που αποθηκεύει η µνήµη θα είναι 2k, όσες δηλαδή είναι οι διευθύνσεις. Η χωρητικότητα τέλος µιας µνήµης, για λόγους συντοµίας, εκφράζεται µε τους πολλαπλασιαστές Κ=210=1024, Μ=220=1048576 και G=230=1073741824. Τη χωρητικότητα µιας µνήµης, 1024x8 για παράδειγµα, θα τη αναφέρουµε σαν 1Κx8. Οι πολλαπλασιαστές αυτοί χρησιµοποιούνται και για µεγέθη πολλαπλάσια του byte. Έτσι έχουµε 1ΚΒ=210 bytes, 1ΜΒ=220 bytes κ.ο.κ. Η επικοινωνία µε µια µνήµη µπορεί να γίνεται παράλληλα (παράλληλη επικοινωνία), οπότε η εγγραφή στη µνήµη και η ανάγνωση των δεδοµένων της γίνεται παράλλήλα και η µνήµη ονοµάζεται τότε µνήµη παράλληλης προσπέλασης (parallel access). Αν τα δεδοµένα αποθηκεύονται και διαβάζονται σειριακά (σειριακή επικοινωνία), τότε η µνήµη ονοµάζεται µνήµη σειριακής προσπέλασης (serial access). Στις µνήµες παράλληλης προσπέλασης χρησιµοποιούµε τόσες γραµµές για την εγγραφή ή την ανάγνωση δεδοµένων, όσο και το µήκος της κάθε λέξης µνήµης σε bits. Και η εισαγωγή της διεύθυνσης σ’ αυτή τη περίπτωση συνήθως γίνεται παράλληλα. Στις µνήµες σειριακής προσπέλασης χρησιµοποιείται µόνο µία γραµµή για την εισαγωγή των δεδοµένων. Το ίδιο ισχύει σ΄ αυτή τη περίπτωση και για την εισαγωγή των διευθύνσεων. Με τη παράλληλη επικοινωνία πετυχαίνουµε τη µέγιστη δυνατή ταχύτητα µεταφοράς δεδοµένων από και προς τη µνήµη. Μειονέκτηµα σ΄ αυτή τη περίπτωση αποτελεί το υψηλό κόστος λόγω της πολυπλοκότητας των κυκλωµάτων που χρησιµοποιούνται για τον µεγάλο αριθµό γραµµών. Χαµηλό κόστος, σε βάρος όµως της ταχύτητας, προσφέρει η σειριακή επικοινωνία. Ανάλογα εποµένως µε την εφαρµογή στην οποία θα χρησιµοποιηθεί η µνήµη, κάνουµε την επιλογή µας. Η πληροφορία της διεύθυνσης οδηγείται στη µνήµη, µέσω των αντίστοιχων εισόδών της, από ένα σύνολο ψηφιακών γραµµών, τις οποίες ονοµάζουµε αρτηρία ή δίαυλο διευθύνσεων (address bus). To σύνολο των αντίστοιχων γραµµών που µεταφέρουν τα δεδοµένα από και προς τη µνήµη ονοµάζεται αρτηρία ή δίαυλος δεδοµένων (data bus). Ο χρόνος που µεσολαβεί από τη στιγµή που δίνεται η διεύθυνση µιας πληροφορίας, µέχρι αυτή να

3.4 ΜΝΗΜΕΣ


152

εγγραφεί ή να διαβαστεί, αποτελεί ένα κρίσιµο µέγεθος και ονοµάζεται χρόνος προσπέλασης (access time). Οι βασικές µονάδες ηλεκτρονικής µνήµης είναι οι εξής : • Μνήµη Μόνο Ανάγνωσης (Read Only Memory – ROM) • Μνήµη Τυχαίας Προσπέλασης (Random Access Memory – RAM) Στη συγκεκριµένη ενότητα θα ασχοληθούµε µόνο µε τις µνήµες τυχαίας προσπέλασης και θα αναφέρουµε µόνο τους βασικούς τύπους µιας προγραµµατιζόµενης µνήµης ROM.

Τύποι προγραµµατιζόµενων µνηµών ROM Οι µνήµες ROM, ανάλογα µε τον τρόπο προγραµµατισµού τους, διακρίνονται στους εξής τύπους. • Προγραµµατιζόµενη ROM (Programmable ROM – PROM) Ο προγραµµατισµός της µνήµης γίνεται από το χρήστη µία φορά µε τη βοήθεια κατάλληλου λογισµικού και ενός PROM Programmer. Σε τέτοιες µνήµες αποθηκεύονται συνήθως τα προγράµµατα και τα δεδοµένα λειτουργίας µικροϋπολογιστών και µικροελεκτών. • ∆ιαγραφόµενη PROM (Erasable Programmable ROM – EPROM) Μπορεί να διαγραφεί και να επανεγκραφεί αρκετές εκατοντάδες φορές. Η διαγραφή γίνεται µε έκθεσή της στην υπεριώδη ακτινοβολία, ώστε να βρεθεί στην πριν το προγραµµατισµό της κατάσταση. Για το λόγο αυτό οι EPROM διαθέτουν στο περίβληµά τους ένα παράθυρο από διαφανές υλικό, από το οποίο φωτίζεται ολόκληρο το κύκλωµά τους. Μετά το προγραµµατισµό το παράθυρο καλύπτεται µε αδιαφανές υλικό. Η διαδικασία διαγραφής γίνεται από ειδική συσκευή και η έκθεση της µνήµης στην υπεριώδη ακτινοβολία µπορεί να διαρκέσει, ανάλογα µε το τύπο της, από µερικά µέχρι 20 λεπτά. Τα Ο.Κ. που διατίθενται µε µνήµες EPROM έχουν µέγιστη χωρητικότητα 512Κx8 bits. • Ηλεκτρικά ∆ιαγραφόµενη EPROM (EEPROM) Οι µνήµες EEPROM (Electrically Erasable Programmable ROM ) αποτελούν βελτιωµένη εκδοχή των µνηµών EPROM. Η διαγραφή των δεδοµένων τους γίνεται ηλεκτρικά και επαναπρογραµµατίζονται στο κύκλωµα που βρίσκονται, µε τάση συνήθως 21 Volts. Αυτό δε µπορεί σε καµιά περίπτωση να υποκαταστήσει τις µνήµες RAM, αφού ο χρόνος εγγραφής τους είναι ιδιαίτερα µεγαλύτερος από το χρόνο ανάγνωσης. Μειονέκτηµα τους αποτελεί το γεγονός, ότι ο επαναπρογραµµατισµός τους µπορεί να γίνει από 104 έως το πολύ 106 φορές. ∆ιατίθενται σε Ο.Κ. µε µέγιστη χωρητικότητα 256Κx8bits. • FLASH Memories Αποτελούν µια εξέλιξη των EEPROM. Είναι στην ουσία ιδιαίτερα µεγάλης χωρητικότητας EEPROM. Η χωρητικότητά τους ξεπερνά το 1Mbit. Η διαγραφή τους µπορεί να γίνει µόνο σε τµήµατα καθορισµένου µεγέθους (συνήθως τµήµατα 128 έως 512 Kbits) τη φορά. Επιτρέπουν έτσι το προγραµµατισµό οµάδας ψηφίων σταθερού µεγέθους, τα οποία, όπως είναι φυσικό, θα πρέπει να κυµαίνονται από 128-512 Κbits. Τελειώνοντας την αναφορά µας στους βασικούς τύπους µιας µνήµης ROM πρέπει να επισηµάνουµε, ότι η επιλογή του τύπου µιας τέτοιας µνήµης γίνεται µε βάση κυρίως τα εξής χαρακτηριστικά: α. Χωρητικότητα της µνήµης (bits ανά Ο.Κ.) β. Ταχύτητα της µνήµης. Εξαρτάται από το χρόνο προσπέλασης. Μικρότερος χρόνος σηµαίνει µεγαλύτερες ταχύτητες γ. Κατανάλωση ισχύος (µW/bit) δ. Κόστος ανά bit H τεχνολογία BIPOLAR µας δίνει µνήµες υψηλών ταχυτήτων µε υψηλή όµως κατανάλωση ισχύος και µικρές χωρητικότητες, που σηµαίνει υψηλό κόστος. Η τεχνολογία MOS αντίθετα προσφέρει χαµηλότερες ταχύτητες, µεγάλες όµως χωρητικότητες και µικρή κατανάλωση. Έχουµε εποµένως σ΄ αυτή τη περίπτωση και χαµηλό κόστος. Στη MOS τεχνολογία ανήκουν οι µνήµες CMOS, οι οποίες έχουν ιδιαίτερα χαµηλή κατανάλωση και προτιµούνται γι΄ αυτό το λόγο σ΄ όλες τις εφαρµογές φορητών συσκευών.


153

Μνήµη τυχαίας προσπέλασης (RΑM) Η ονοµασία της µνήµης, µάλλον ατυχής, προέκυψε από το γεγονός ότι υπάρχει η δυνατότητα εύκολης προσπέλασης στα κύτταρα της µνήµης για µεταφορά δεδοµένων από και προς οποιαδήποτε θέση της είναι επιθυµητό. Η RAM χρησιµοποιείται για αποθήκευση δεδοµένων που αλλάζουν συχνά, αφού οι λειτουργίες εγγραφής (Write) και ανάγνωσης (Read), σε αντίθεση µε τις ROM, γίνονται το ίδιο εύκολα και σε χρόνο προσπέλασης ιδιαίτερα χαµηλό (5 έως 50 φορές χαµηλότερο σε σχέση µε τον αντίστοιχο της ROM). Για την επικοινωνία µε το περιβάλλον της η µνήµη χρησιµοποιεί : n αριθµό γραµµών εισόδου δεδοµένων n αριθµό γραµµών εξόδου δεδοµένων k αριθµό γραµµών εισόδου διευθύνσεων Τις γραµµές ελέγχου R (Read) και W (Write) Στο σχήµα 3.4-1 φαίνεται ένα απλό σχηµατικό διάγραµµα µιας µνήµης RAM. Στις γραµµές εισόδου δεδοµένων βρίσκονται διαθέσιµες οι προς εγγραφή πληροφορίες, ενώ στις γραµµές εξόδου δεδοµένων βρίσκονται διαθέσιµες οι προς ανάγνωση πληροφορίες. Από τις γραµµές διεύθυνσης καθορίζεται η θέση της µνήµης, στην οποία θα γράψουµε ή από την οποία θα διαβάσουµε µια πληροφορία. Οι γραµµές ελέγχου R και W ενεργοποιούν αντίστοιχα την ανάγνωση και την εγγραφή της πληροφορίας στη µνήµη. Σχήµα 3.4-1. Απλό σχηµατικό διάγραµµα µιας µνήµης RAM. Στο σύνολο σχεδόν των Ο.Κ. που περιέχουν µνήµες RAM, οι γραµµές εισόδου και οι γραµµές εξόδου των δεδοµένων τους είναι κοινές, αποκαλούµενες γενικά γραµµές δεδοµένων (data bus). Οι αµφίδροµες αρτηρίες υλοποιούνται µε τη βοήθεια αποµονωτών τριών καταστάσεων (tri-state buffers). Οι διαδικασίες ανάγνωσης και εγγραφής των Ο.Κ. που περιέχουν µνήµες ενεργοποιούνται επίσης από κοινό ακροδέκτη µε το συµβολισµό R/W′ ή WE. Τέλος, στα Ο.Κ. που περιέχουν µνήµες, θα συναντήσουµε έναν ακόµα ακροδέκτη, που αντιστοιχεί στην είσοδο ενεργοποίησης του Ο.Κ και ονοµάζεται Chip Enable (CE) ή Chip Select (CS). Η χωρητικότητα της µνήµης RAM, αυτό ίσχυε και για τις µνήµες ROM, αναφέρεται σαν ένα γινόµενο δύο αριθµών. Ο πρώτος είναι ο συνολικός αριθµός των λέξεων που έχει τη δυνατότητα αποθήκευσης η µνήµη, ενώ ο δεύτερος αφορά το µήκος της κάθε λέξης της. Η αναγραφή 64Κx8, για παράδειγµα, σε κάποιο ολοκληρωµένο κύκλωµα µνήµης σηµαίνει, ότι ο συνολικός αριθµός των λέξεων που αποθηκεύει η µνήµη είναι 64x210=26x210=216 λέξεις. Σηµαίνει ακόµη, ότι οι γραµµές εισαγωγής των διευθύνσεων της µνήµης είναι 16 (16 γραµµές εισαγωγής διευθύνσεων αντιστοιχούν σε 216 διευθύνσεις, όσες και οι λέξεις). Από το δεύτερο τέλος αριθµό του γινοµένου, το οκτώ, συµπεραίνουµε ότι η µνήµη χρησιµοποιεί 8 κοινές γραµµές για την εγγραφή και την ανάγνωση των δεδοµένων της. Στο πίνακα 3.4-1 φαίνεται ο τρόπος οργάνωσης µιας µνήµης RAM 16x8. Οι διευθύνσεις των περιεχοµένων της είναι οι δεκαεξαδικοί αριθµοί από το 0 µέχρι το F (ο ορισµός των

n : γραµµές εξόδου δεδοµένων

RAM

2k λέξεις n bits/λέξη

k : γραµµές διεύθυνσης

n : γραµµές εισόδου δεδοµένων

γραµµή ανάγνωσης : R

γραµµή εγγραφής : W


154

διευθύνσεων, όπως αναφέρθηκε, γίνεται στο δεκαεξαδικό σύστηµα) και εισάγονται στη µνήµη µε το δυαδικό τους ισοδύναµο από τις γραµµές διεύθυνσης (address bus) της µνήµης. Κάθε θέση λέξης στη µνήµη αντιστοιχεί σε µία και µόνο µία από αυτές τις διευθύνσεις. Έτσι, για να γράψουµε ή να διαβάσουµε τη λέξη 11110000, για παράδειγµα, η οποία αντιστοιχεί στη διεύθυνση 2, θα πρέπει οι γραµµές διεύθυνσης να πάρουν τη τιµή 0010.

Πίνακας 3.4-1. Οργάνωση µιας µνήµης RAM 16x8

Τύποι µνηµών RAM Oι µνήµες RΑΜ διακρίνονται σε : • Στατικές RΑΜ (Static RΑΜ – SRAM ) • ∆υναµικές RΑΜ (Dynamic RAM – DRAM) Στις Στατικές RΑΜ (SRAM) ένα ψηφίο πληροφορίας αποθηκεύεται σε ένα D-Latch και παραµένει, όσο υπάρχει τροφοδοσία ρεύµατος στο κύκλωµα της µνήµης, εκτός και γράψουµε στο µεταξύ κάποιο νέο ψηφίο πληροφορίας. Οι µέγιστες χωρητικότητες αυτών των µνηµών είναι της τάξης των 512 Κbits, ενώ η ελάχιστοι χρόνοι προσπέλασης είναι της τάξης των 5 nsec. Στις ∆υναµικές RAM (DRAM) ένα ψηφίο πληροφορίας αποθηκεύεται µε τη µορφή ηλεκτρικού φορτίου στο µικρότερο σε υλικό δυνατό αποθηκευτικό µέσο, που είναι ένας πυκνωτής, ο οποίος “προσπελαύνεται” µέσω ενός transistor. To φορτίο που είναι αποθηκευµένο στο πυκνωτή ελαττώνεται µε το χρόνο (εκφόρτωση πυκνωτή) µε αποτέλεσµα να χρειάζεται περιοδικά µια διαδικασία επαναφόρτισης. Η διαδικασία αυτή ονοµάζεται περιοδική αναζωογόνηση (refresh) της αποθηκευµένης πληροφορίας και αποτελεί ένα από τα µειονεκτήµατα αυτής της µνήµης. Πολλές τέτοιες µνήµες πάντως σήµερα έχουν ενσωµατωµένο στο chip το κύκλωµα ανανέωσης, ενώ στις υπόλοιπες υπάρχει εξωτερικός µηχανισµός για αυτή τη διαδικασία. Το µεγάλο πλεονέκτηµα της µνήµης DRAM είναι η µεγάλη πυκνότητα αποθήκευσης (bits/chip). Τελευταία εξέλιξη των µνηµών RAM αποτελούν οι Σύγχρονες Στατικές RAM (Synchronous SRAM-SSRAM) και οι Σύγχρονες ∆υναµικές RAM (Synchronous DRAM -SDRAM), οι οποίες χαρακτηρίζονται από τις πολύ υψηλές ταχύτητες προσπέλασης. Στις δε SSRAM και SDRAM επόµενης γενιάς οι ταχύτητες αυτές είναι ακόµα µεγαλύτερες.

Συγκριτική παρουσίαση των διάφορων τύπων µνήµης Ο µεγάλος αριθµός µνηµών που διατίθεται σήµερα στο εµπόριο σε µορφή O.Κ., µας δίνει τη δυνατότητα πάρα πολλών επιλογών. Κάθε τύπος µνήµης έχει πλεονεκτήµατα αλλά και µειονεκτήµατα, έναντι κάποιων άλλων. Τέτοια χαρακτηριστικά, µε βάση τα οποία αποφασίζουµε τελικά τη χρησιµοποίηση κάποιας µνήµης σε µια εφαρµογή, είναι η µέγιστη

∆ιευθύνσεις µνήµης Περιεχόµενο ∆εκαεξαδικό ∆υαδικό µνήµης

0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 0 0 0 2 0 0 1 0 1 1 1 1 0 0 0 0 3 0 0 1 1 0 1 0 1 0 1 0 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Ε 1 1 1 0 1 1 0 0 0 0 1 1 F 1 1 1 1 1 0 1 0 1 0 1 0


155

χωρητικότητα της µνήµης ανά chip, ο ελάχιστος χρόνος προσπέλασης, από τον οποίο εξαρτάται πόσο γρήγορη ή όχι είναι η µνήµη, ο αριθµός των επανεγγραφών της µνήµης και τέλος το συγκριτικό κόστος της µέγιστης χωρητικότητας για κάθε τύπο µνήµης. Το κόστος µιας µνήµης εξαρτάται πολύ από το µέγεθος του βασικού κυττάρου της µνήµης. Φιλοσοφία των κατασκευαστών αποτελεί η ελαχιστοποίηση αυτού του µεγέθους. Οι διαστάσεις του βασικού κυττάρου µνήµης από πυρίτιο του ενός bit για τους βασικούς τύπους µνηµών είναι περίπου, 10µmΧ10µm για τη ROM, 14µmΧ14µm για την EPROM, 20µmΧ20µm για την EΕPROM και 40µmΧ40µm για την RΑM. Για να έχετε µια καλύτερη αντίληψη αυτών των µεγεθών, µπορείτε να τα συγκρίνεται µε το µέγεθος µια ανθρώπινης τρίχας, η οποία έχει διάµετρο 20µm. Στο πίνακα 3.4-2 παρατίθενται µε σύντοµο τρόπο τα βασικά χαρακτηριστικά των µνηµών, στα οποία αναφερθήκαµε.

Πίνακας 3.4-2. Συγκριτικός πίνακας χαρακτηριστικών των διαφόρων τύπων µνηµών

Στατική µνήµη RAM (SRAM) - Εσωτερική δοµή Όπως ήδη αναφέρθηκε, η αποθήκευση ενός bit πληροφορίας στη στατική RAM γίνεται σε ένα κύκλωµα D Latch. Κάθε κελί δηλαδή της µνήµης αποτελείται από ένα τέτοιο κύκλωµα. Το σχήµα 3.4-2 δείχνει απλουστευµένα αλλά απόλυτα κατανοητά, τον τρόπο εγγραφής (αποθήκευσης) σε ένα κελί ή ανάγνωσης από ένα κελί ενός bit. Η διάταξη του σχήµατος 3.4-2 περιλαµβάνει το D-Latch, έναν αποµονωτή τριών καταστάσεων (3-state buffer) ο οποίος µεταφέρει την έξοδο Q του Latch (αποθηκευµένη πληροφορία) στη γραµµή ανάγνωσης δεδοµένων και µια πύλη AND που οδηγεί τις εισόδους CS (chip select) και R/W′ (ανάγνωσης-εγγραφής), οι οποίες ενεργοποιούν τις αντίστοιχες λειτουργίες. Ένα κελί µνήµης δηλαδή έχει τρεις εισόδους, την είσοδο ενεργοποίησης (CS), την είσοδο εγγραφής /ανάγνωσης (R/W′) και την είσοδο δεδοµένων.

Σχήµα 3.4-2. Το λογικό διάγραµµα και το σύµβολο ενός κελιού SRAM Όταν η είσοδος CS είναι 0, γίνεται 0 και η έξοδος της πύλης AND. Το D-Latch τότε (Ε=0) απενεργοποιείται καθώς και το 3-state, µε αποτέλεσµα να στέλνει την έξοδό του σε

D

E D-Latch

Q

3-state

in

CS

Είσοδος δεδοµένων

Ανάγνωση δεδοµένων

R/W′

out

α. Λογικό διάγραµµα κελιού SRAM

in out

R/W′

CS

β. Σχηµατικό διάγραµµα του κελιού SRAM

Τύπος Μέγιστη Ελάχιστος Μέγιστος Κόστος µνήµης χωρητικότητα χρόνος αριθµός µέγιστης

ανά Ο.Κ. προσπέλασης επανεγγραφών χωρητικότητας DPAM 256 Mbits 10 nsec Απεριόριστος Χαµηλό SRAM 1 Mbit 2 nsec Απεριόριστος Υψηλό FLASH 128 Mbits 100 µsec ανά 104 έως 106 Υψηλό

οµάδα λέξης EEPROM 256 Kbits 10 µsec 104 έως 106 Πολύ υψηλό EPROM 256 Kbits 100 nsec 1000 Μέγιστο PROM 64 Kbits 250 nsec 1 Υψηλό ROM 256 Kbits 250 nsec Κατά τη Χαµηλό

κατασκευή


156

κατάσταση Hi-Z (αποµονωµένη έξοδος). Έτσι, ούτε η αποθήκευση (εγγραφή) κάποιου bit από την είσοδο D µπορεί να γίνει, ούτε η ανάγνωση κάποιου bit στην έξοδο ανάγνωσης δεδοµένων . Όταν το CS γίνει 1, θα έχουµε : α. Για CS=1 και R/W′=1 : εγγραφή δεδοµένων Στη περίπτωση αυτή το D-Latch είναι ανοιχτό (Ε=1) και η τιµή της εισόδου του D (είσοδος δεδοµένων) µεταφέρεται (εγγράφεται) στην έξοδό του Q. β. Για CS=1 και R/W′=0 : ανάγνωση δεδοµένων Στη περίπτωση αυτή το D-Latch απενεργοποιείται (Ε=0) και µέσω του ενεργοποιηµένου 3-state, η αποθηκευµένη στην έξοδό του Q πληροφορία, διαβάζεται στην έξοδο ανάγνωσης.

Σχήµα 3.4-3. Εσωτερική δοµή µιας SRAM 4x3 Στο σχήµα 3.4-3 φαίνεται µε ένα απλό σχηµατικό διάγραµµα η εσωτερική δοµή µιας µνήµης SRAM 4x3. Μιας µνήµης δηλαδή, η οποία έχει τη δυνατότητα αποθήκευσης 4

Έξοδοι δεδοµένων

Α0 Α1

Λέξη 0

Λέξη 1

Λέξη 2

R/W′

CS

Είσοδοι διεύθυνσης

Είσοδοι δεδοµένων Αποκ/της 2-σε-4

D3 D2D1 D0

κελί

κελί

κελί

κελί

κελί

κελί

κελί

κελί

κελί

κελί

κελί

κελί

Λέξη 3


157

λέξεων των 3 bits η κάθε µία. Υλοποιείται µε 12 κελιά, έναν αποκωδικοποιητή 2x4, και τρεις πύλες OR, στις εξόδους των οποίων βρίσκονται διαθέσιµα τα δεδοµένα εξόδου της µνήµης. Οι δύο είσοδοι του αποκωδικοποιητή (Α0 και Α1) δέχονται τις δυαδικές διευθύνσεις της µνήµης και η έξοδοί του (D0, D1, D2 και D3), όταν ο αποκωδικοποιητής ενεργοποιηθεί, καθορίζουν (αποκωδικοποιούν) τη θέση της µνήµης της οποίας η διεύθυνση έχει φορτωθεί. Όταν ενεργοποιηθεί ο αποκωδικοποιητής (CS=1), η διεύθυνση που βρίσκεται διαθέσιµη στις εισόδους του ενεργοποιεί την έξοδο του αποκωδικοποιητή, η οποία αντιστοιχεί στη λέξη της συγκεκριµένης διεύθυνσης (λέξη 0, 1, 2 ή 3). Θα ενεργοποιηθούν δηλαδή τα κελιά της αντίστοιχης λέξης, ενώ όλα τα υπόλοιπα κελιά θα µείνουν απενεργοποιηµένα µε αποτέλεσµα να µην αλλάζουν τα δεδοµένα τους, οι δε έξοδοί τους θα βρίσκονται σε κατάσταση High-Z. Έτσι, αν ενεργοποιήσουµε, από τη γραµµή ανάγνωσης-εγγραφής (R/W′), τη λειτουργία ανάγνωσης, τα δεδοµένα που βρίσκονται διαθέσιµα στις εξόδους των ενεργοποιηµένων κελιών θα διαβαστούν στις γραµµές εξόδου µε τη βοήθεια των πυλών OR. Οι πύλες OR θα περνούν στις εξόδους τους τις τιµές των ενεργοποιηµένων κελιών, αφού οι έξοδοι των υπολοίπων κελιών θα βρίσκονται σε κατάσταση High-Z. Αν επιλέξουµε τη διαδικασία εγγραφής στα ενεργοποιηµένα κελιά θα εγγραφούν τα δεδοµένα που βρίσκονται διαθέσιµα στις εισόδους δεδοµένων της µνήµης. Τα µη ενεργοποιηµένα κελιά πάλι δεν αλλάζουν κατάσταση. Οι κύκλοι εγγραφής και ανάγνωσης µιας µνήµης, ο χρονισµός της µνήµης όπως ονοµάζεται, εξαρτάται από αρκετά κρίσιµα, χρονικά κύρια, µεγέθη. Οι κατασκευαστές των Ο.Κ. των µνηµών δίνουν µε πολύ αναλυτικές καµπύλες τη διαδικασία χρονισµού µιας µνήµης. Εµείς εδώ θα αναφερθούµε στις περισσότερο βασικές έννοιες αυτής της διαδικασίας, για να κάνουµε, όσο περισσότερο κατανοητό γίνεται, τον τρόπο εγγραφής και ανάγνωσης µιας SRAM, τον οποίο θα δούµε στο εργαστηριακό µέρος αυτής της ενότητας. Ο χρόνος προσπέλασης (access time) και ο χρόνος του κύκλου ανάγνωσης (read cycle time) αποτελούν δύο από τις πλέον βασικές τέτοιες παραµέτρους. Σαν χρόνος προσπέλασης µιας στατικής RAM µπορεί να θεωρηθεί ο χρόνος προσπέλασης από τη διεύθυνση ή ο χρόνος προσπέλασης από την επιλογή του chip. H πρώτη περίπτωση αφορά το χρόνο που χρειάζεται µια πληροφορία για να διαβαστεί στην έξοδο, από τη στιγµή που θα εφαρµοστεί η διεύθυνση, µε την προϋπόθεση ότι έχει επιλεγεί ήδη το chip. Η δεύτερη περίπτωση αφορά τον αντίστοιχο χρόνο από την επιλογή του chip µέχρι την ανάγνωση της πληροφορίας στη έξοδο, µε τη προϋπόθεση τώρα, ότι είχε προεπιλεγεί ήδη η διεύθυνση. Ο χρόνος του κύκλου ανάγνωσης αντιπροσωπεύει το χρόνο µεταξύ της εκκίνησης ενός κύκλου ανάγνωσης και του επόµενου αντίστοιχου κύκλου.

Επέκταση Μνήµης SRAM Οι µνήµες διατίθενται στο εµπόριο σε ολοκληρωµένα κυκλώµατα µε πλήθος επιλογών για τις χωρητικότητες, αλλά και αρκετές επιλογές για το µήκος των λέξεών τους. Πολλές φορές όµως προκύπτει η ανάγκη επέκτασης, είτε της χωρητικότητας είτε του µήκους λέξης µιας µνήµης, την οποία χρησιµοποιούµε ήδη σε κάποια διάταξη. Για τη κάλυψη τέτοιων αναγκών χρησιµοποιούµε κατάλληλα επί πλέον Ο.Κ. µνηµών, ώστε να πετύχουµε το επιθυµητό αποτέλεσµα. Θα δούµε στη συνέχεια δύο παραδείγµατα επέκτασης του µήκους λέξης πρώτα και της χωρητικότητας µιας στατικής µνήµης RAM στη συνέχεια. Και για τα δύο παραδείγµατα θα χρησιµοποιήσουµε σαν αρχική µνήµη, µία SRAM 1Κx 4. Παράδειγµα 1. Χρησιµοποιώντας δύο SRAM 1ΚΧ4 θα σχεδιάσουµε µια SRAM 1ΚΧ8. Θα διπλασιάσουµε δηλαδή τo µήκος λέξης της αρχικής µνήµης ώστε από 4 να γίνει 8 bits. Oι µνήµες που θα χρησιµοποιήσουµε έχουν κοινές γραµµές εισαγωγής και ανάγνωσης των δεδοµένων τους. Η νέα µνήµη πρέπει να θα έχει 10 γραµµές διεύθυνσης (1Κ=210) και 8 αµφίδροµες γραµµές εισόδου-εξόδου δεδοµένων. Για τη δηµιουργία της αµφίδροµης αρτηρίας χρειάζεται ένα επί πλέον κύκλωµα µε οκτώ αποµονωτές τριών καταστάσεων (8 tri-state buffers). Ο τρόπος µε τον οποίο υλοποιούνται τέτοιες αρτηρίες φαίνεται στο σχήµα 3.4-4 και αφορά τη δηµιουργία µιας αµφίδροµης γραµµής, ενώ την υλοποίηση µιας διάταξης µνήµης µε


158

αµφίδροµη αρτηρία δεδοµένων τεσσάρων γραµµών (4-bit data bus) θα δούµε (σχήµα 3.4-8) και θα υλοποιήσουµε στο εργαστηριακό µέρος. Η διάταξη του σχήµατος 3.4-4 δείχνει τον τρόπο µε τον οποίο µια πληροφορία µπορεί να µεταφερθεί στη γραµµή ΑΒ και προς τις δύο κατευθύνσεις (από το Α στο Β ή από το Β στο Α). Η επιλογή της διεύθυνσης ρυθµίζεται από το σήµα ελέγχου C. Για C=1 η κατεύθυνση είναι από το Α→Β και για C=0 η κατεύθυνση είναι από το Β→Α. Όταν το C είναι 1, ενεργοποιείται ο αποµονωτής 1 και απενεργοποιείται ο αποµονωτής 2, µε αποτέλεσµα να έχουµε κατεύθυνση από το Α→Β. Όταν το C γίνει 0, απενεργοποιείται ο αποµονωτής 1, ενεργοποιείται ο 2 και η κατεύθυνση τώρα είναι από το Β→Α. Σε όλα σχεδόν τα κυκλώµατα µνηµών RAM χρησιµοποιούµε αποµονωτές τριών καταστάσεων για τη δηµιουργία αµφίδροµων αρτηριών.

Σχήµα 3.4-4. ∆ιάταξη αµφίδροµης γραµµής µε δύο tri-state buffers

Στο σχήµα 3.4-5 φαίνεται η υλοποίηση της µνήµης 1Κx8. Οι 10 γραµµές εισαγωγής των διευθύνσεων (address bus), Α0 Α1…… Α9 θα είναι κοινές για τις δύο µνήµες. Η διεύθυνση δηλαδή, που παίρνουν κάθε φορά η 1η και η 2η µνήµη θα είναι ίδια. Κοινές θα είναι επίσης και οι γραµµές ενεργοποίησης (chip select) και ανάγνωσης-εγγραφής (read/write enable) των µνηµών. Ταυτόχρονα δηλαδή θα γίνεται η ενεργοποίηση και των δύο µνηµών, όπως και οι λειτουργίες εγγραφής ή ανάγνωσης. Κάθε 8-bit λέξη θα αποθηκεύεται ή θα διαβάζεται µε τα τέσσερα περισσότερο σηµαντικά bits (D7, D6, D5, D4) στη 1η µνήµη, ενώ στη 2η µνήµη, θα έχουµε αντίστοιχα, τα τέσσερα λιγότερο σηµαντικά bits (D3, D2, D1, D0) της λέξης.

Σχήµα 3.4-5 Τρόπος επέκτασης του µήκους λέξης µιας SRAM

Παράδειγµα 2. Χρησιµοποιώντας δύο SRAM 1ΚΧ4 θα σχεδιάσουµε µια SRAM 2ΚΧ4. Θα διπλασιάσουµε δηλαδή τη χωρητικότητα της αρχικής µνήµης από 1 σε 2Κ. Oι µνήµες που θα χρησιµοποιήσουµε έχουν κοινές γραµµές εισαγωγής και ανάγνωσης των δεδοµένων τους.

R/W′ ( read-write enable) CS′ (chip select)

10-bit address bus

8-bit αµφίδροµη αρτηρία

1η Μνήµη 1Κx4

CS′ R/W′

Τα 4 MSB : D7 D6 D5 D4


CS′

Τα 4 LSB : D3 D2 D1 D0

Α9 - Α0Α9 - Α0

C

Α Β

1

2C=1: Α Β C=0: Β Α


159

Και εδώ, όπως και στο προηγούµενο παράδειγµα, υπάρχει διαθέσιµη µια µνήµη 1Κx4 και χρησιµοποιώντας µια δεύτερη ίδια, θα υλοποιήσουµε µια µνήµη µε διπλάσια χωρητικότητά. Θα σχεδιάσουµε δηλαδή το κύκλωµα µιας µνήµης 2Κx4. Η νέα µνήµη πρέπει να έχει 11 γραµµές διεύθυνσης (11-bit address bus), αφού 2Κ=2x210=211 και τέσσερις γραµµές εισόδου-εξόδου δεδοµένων (data bus). Tο κύκλωµα του σχήµατος 3.4-6 δείχνει µια τέτοια σχεδίαση. Οι δέκα γραµµές διεύθυνσης (Α0.... Α9) των δύο µνηµών και εδώ είναι κοινές. Την επί πλέον γραµµή (Α10) που χρειαζόµαστε, τη δηµιουργούµε, µε το τρόπο που δείχνει η υλοποίηση του σχήµατος 3.4-6, παρεµβάλλοντας µεταξύ των ακροδεκτών ενεργοποίησης (CS) της πρώτης και της δεύτερης µνήµης µια πύλη NOT. Έτσι, όταν ενεργοποιείται η πρώτη µνήµη η δεύτερη µένει απενεργοποιηµένη και αντίστροφα. Οι τέσσερις αµφίδροµες γραµµές εισόδου-εξόδου δεδοµένων της µνήµης συνδέονται παράλληλα σε κοινή αρτηρία, όπως και στο προηγούµενο παράδειγµα. Κοινή τέλος είναι και η γραµµή ανάγνωσης - εγγραφής (R/W′) της πρώτης και δεύτερης µνήµης. Η λειτουργία του κυκλώµατος είναι απλή. Η γραµµή Α10 της αρτηρίας των διευθύνσεων αποτελεί ταυτόχρονα και τη κοινή γραµµή ενεργοποίησης-απενεργοποίησης των δύο µνηµών του κυκλώµατος. Όταν ενεργοποιείται η πρώτη µνήµη (η δεύτερη µένει απενεργοποιηµένη), οι κοινές γραµµές διεύθυνσης (Α0...Α9) εισάγουν ή διαβάζουν τα διαθέσιµα δεδοµένα των γραµµών εισόδου-εξόδου της πρώτης µνήµης. Έχουµε δηλαδή 1024 (1Κ) διευθύνσεις, οι οποίες αντιστοιχούν στις 1024 λέξεις οι οποίες µπορεί να αποθηκευτούν στη πρώτη µνήµη. Όταν αλλάξει η τιµή της γραµµής Α10, απενεργοποιείται η πρώτη µνήµη και ενεργοποιείται πλέον η δεύτερη. Τώρα έχουµε ξανά άλλες 1024 διευθύνσεις, που αντιστοιχούν πάλι στις δέκα (Α0.... Α9) κοινές γραµµές διεύθυνσης της δεύτερης όµως µνήµης. Έτσι η συνολική χωρητικότητα της µνήµης, που φαίνεται στο σχήµα 3.4-5, θα είναι 2048 (2Κ).

Σχήµα 3.4-6 Τρόπος επέκτασης της χωρητικότητας µιας SRAM.

Αµφίδροµη 4-bit αρτηρία

R/W′ (read-write enable)

Α10


R/W′ CS′

D3 D2 D1 D0


R/W′ CS′

D3 D2 D1 D0

10 γραµµ.Α9...Α0

Αρτηρία διεύθυνσης 10 γραµµών (10 - bit address bus)

10 γραµµ. Α9...Α0

CS′ (chip select)

Α9 Α0

11 - bit address bus


160

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ Στη συγκεκριµένη εργαστηριακή ενότητα θα ασχοληθούµε µε το τρόπο εγγραφής και ανάγνωσης µιας στατικής µνήµης RAM. Η µνήµη την οποία θα χρησιµοποιήσουµε περιέχεται στο Ο.Κ. 6116. ∆ιαθέτει κοινές γραµµές εισόδου-εξόδου δεδοµένων και για το λόγο αυτό θα σχεδιάσουµε και θα υλοποιήσουµε κύκλωµα αµφίδροµης αρτηρίας για την εγγραφή και ανάγνωση των δεδοµένων της. Γι΄ αυτή την υλοποίηση θα χρησιµοποιήσουµε το Ο.Κ. 74125 (περιέχει τέσσερις αποµονωτές τριών καταστάσεων) Το OK ΜΚ6116 (Στατική µνήµη RAM 2Κx8). Στο σχήµα 3.4-7 φαίνεται το διάγραµµα ακροδεκτών του Ο.Κ. ΜΚ6116. Πρόκειται για µία SRAM µε χωρητικότητα 2048 (2Κ) και 8 γραµµές δεδοµένων (data bus) κοινές για την εγγραφή και την ανάγνωση της µνήµης.

Σχήµα 3.4-7 Η στατική RAM του Ο.Κ. ΜΚ6116

Οι 11 γραµµές διεύθυνσης (address bus), Α0...Α10, εισάγουν τις 2048 διευθύνσεις της µνήµης. Τα δεδοµένα εισάγονται στη µνήµη αλλά και διαβάζονται από τις κοινές γραµµές εισόδου-εξόδου (data bus), D0...D7. Για να συµβεί αυτό, θα χρειαστεί ένα επί πλέον κύκλωµα, το οποίο θα δούµε στη συνέχεια και φαίνεται στο σχήµα 3.4-7. Ο ακροδέκτης E′ (Chip Enable) αποτελεί τη γραµµή ενεργοποίησης των λειτουργιών του chip. Η ενεργοποίηση γίνεται µε low κατάσταση. Όταν το Ο.Κ. είναι απενεργοποιηµένο οι ακροδέκτες D0...D7 βρίσκονται σε κατάσταση Hi-Z. Ο ακροδέκτης W′ ενεργοποιεί την εγγραφή ή την ανάγνωση της µνήµης. Σε κατάσταση low µας δίνει τη δυνατότητα εγγραφής (κύκλος εγγραφής), ενώ σε κατάσταση High η έξοδος της µνήµης διαβάζει τα δεδοµένα της (κύκλος ανάγνωσης). Τέλος, για να ενεργοποιηθούν σαν έξοδοι οι γραµµές δεδοµένων του chip, πρέπει ο ακροδέκτης G′ να βρίσκεται σε κατάσταση Low. Γνωρίζοντας τις λειτουργίες των ακροδεκτών του chip, θα δούµε τον τρόπο µε τον οποίο µπορούµε να γράψουµε δεδοµένα και να τα διαβάσουµε από τη συγκεκριµένη µνήµη. ∆ιαδικασία εγγραφής της µνήµης ΜΚ6116 Το κύκλωµα του σχήµατος 3.4-8 δείχνει το τρόπο σύνδεσης του Ο.Κ.6116 για την εγγραφή και την ανάγνωση της µνήµης. Για την επαλήθευση αυτών των λειτουργιών θα χρησιµοποιήσουµε για λόγους καθαρά πρακτικούς τέσσερις µόνο γραµµές διεύθυνσης (Α0.....Α3) και τέσσερις γραµµές δεδοµένων (D0....D3). Οι υπόλοιπες γραµµές διεύθυνσης (Α4.....Α10) πρέπει οπωσδήποτε να γειωθούν. Έτσι στο κύκλωµά µας εκµεταλλευόµαστε ένα µόνο µέρος της αρχικής χωρητικότητας της µνήµης, (24=16 λέξεις). Το µήκος της λέξης πλέον θα είναι 4 bitς (4 γραµµές data buς). Στο κύκλωµα χρησιµοποιείται εκτός του Ο.Κ. της µνήµης (6116) και το Ο.Κ. 74125, το οποίο περιέχει 4 αποµονωτές τριών καταστάσεων και η λειτουργία του περιγράφεται στα φύλλα δεδοµένων. Με το κύκλωµα των τεσσάρων αποµονωτών πετυχαίνουµε τη δηµιουργία της κοινής αρτηρίας δεδοµένων (data bus), η οποία µας εξασφαλίζει την είσοδο για εγγραφή αλλά και την ανάγνωση των δεδοµένων της

MK 6116

19 22 23 1 2 3 4 5 6 7 8 12GND

Α10Α9 Α8 Α7 Α6 Α5 Α4 Α3 Α2 Α1 Α0

17 16 15 14 13 11 10 9 18 20 21

24 Vcc

D7 D6 D5 D4 D3 D2 D1 D0

E W

G β. ∆ιάγραµµα ακροδεκτών O.K. 6116

Α0 …Α10 Address bus D0… D7 Data I/O

E′ Chip enable G′ Out enable W′ Write enable Vcc +5V

α. Επεξήγηση ακροδεκτών O.K. 6116


161

µνήµης. Η προς εγγραφή πληροφορία οδηγείται από τις εισόδους των αποµονωτών (Α1, Α2, Α3, Α4) στις εισόδους δεδοµένων της µνήµης (D0, D1, D2, D3), όταν ενεργοποιούνται µέσω της γραµµής W′ οι είσοδοι ενεργοποίησης (C′1, C′2, C′3, C′4) των αποµονωτών. Η έξοδος της µνήµης διαβάζεται στα LEDs, τα οποία είναι συνδεδεµένα στις γραµµές δεδοµένων της µνήµης, µε τον τρόπο που δείχνει το κύκλωµα του σχήµατος 3.4-8. Οι είσοδοι ενεργοποίησης Ε′, G′, W′ για τη µνήµη και C (C′1C′2C′3C′4) για το Ο.Κ. 74125 είναι έτσι συνδεδεµένες στο κύκλωµα, ώστε να επιτρέπουν µε σωστούς χειρισµούς τη διαδικασία εγγραφής και ανάγνωσης τις οποίες θα δούµε στη συνέχεια.

Σχήµα 3.4-8 Κύκλωµα µνήµης SRAM 24x4 µε το Ο.Κ. ΜΚ6116 και το 74125.

Η διαδικασία εγγραφής στη µνήµη έχει ως εξής. Τοποθετούµε πρώτα τον ακροδέκτη E′ (Chip Enable) σε κατάσταση High. Στη συνέχεια επιλέγουµε µέσω του address bus τη διεύθυνση στην οποία επιθυµούµε να γίνει η εγγραφή (επιθυµητή θέση µνήµης), εισάγουµε τα προς εγγραφή δεδοµένα στις εισόδους Α1, Α2, Α3, Α4 του αποµονωτή και ενεργοποιούµε τη διαδικασία εγγραφής της µνήµης δίνοντας στη γραµµή W′ κατάσταση Low (λογικό 0). Ο αποµονωτής τώρα ενεργοποιείται και η πληροφορία οδηγείται στις γραµµές δεδοµένων D0, D1, D2, D3 της µνήµης. Για την αποθήκευση της πληροφορίας απαιτείται στη συνέχεια ένας αρνητικός παλµός στην είσοδο E′. Αυτό σηµαίνει ότι το E′ από λογικό 1 θα γίνει λογικό 0 και ξανά 1. Τη στιγµή που το Ε′ θα βρεθεί στο 0, η µνήµη θα αποθηκεύσει τη πληροφορία Η ενεργοποίηση του ακροδέκτη Ε΄ στο εργαστήριο πρέπει να γίνεται, αν είναι δυνατόν µε το σωστό παλµό, ώστε να γίνεται καλύτερα κατανοητή η διαδικασία της εγγραφής και κυρίως ο κύκλος ανάγνωσης που θα δούµε αµέσως. ∆ιαδικασία ανάγνωσης δεδοµένων της µνήµης ΜΚ6116 Και ο κύκλος ανάγνωσης ξεκινάει µε τη γραµµή E′ σε κατάσταση High. Επιλέγουµε τη διεύθυνση (επιθυµητή θέση µνήµης) µέσω του address bus και ενεργοποιούµε τη διαδικασία ανάγνωσης της µνήµης µε το W′ σε κατάσταση High. Στη συνέχεια ακολουθείται η ίδια και µε την εγγραφή, διαδικασία. Στη είσοδο δηλαδή Ε′ εφαρµόζουµε έναν αρνητικό παλµό, ο οποίος µας εξασφαλίζει την ανάγνωση, της διεύθυνσης που επιλέξαµε στην έξοδο της µνήµης.

Y1

Y2

Y3

Y4

C′1C′2C′3C′4

74125

Vcc = 5V

14

GRD

7

3

6

8

11

1

4

13

10

2

5

9

12

Α1

Α2

Α3

Α4

Led

Led

Led

Led

24 12

D0

D1

D2

D3

Vcc =5V GND

Α0

Α1

Α2

Α3

Α4

Α5

Α6

Α7

Α8

Α9

Α10

Γραµµή εγγραφής/ανάγνωσης

G′ = 0

W′

RAM MK 6116

9

10

11

13

14

15

16

17

18 20 21

8

7

6

5

4

3

2

1

23

22

19

E′

Γραµµή ενεργοποίησης

Ανάγνωσηδεδοµένων

Είσοδος δεδοµένων


162

Άσκηση 1 Σχεδιάστε, χρησιµοποιώντας τα Ο.Κ. 7408, 7474 και 74126 και υλοποιείστε το κύκλωµα του σχήµατος 3.4-2 που δείχνει τη βασική σχεδίαση ενός κελιού µνήµης SRAM. Επαληθεύστε τη λειτουργία του κυκλώµατος.

Άσκηση 2 Αφού κατανοήσετε καλά τις λειτουργίες εγγραφής και ανάγνωσης της µνήµης (ΜΚ 6116) που αναφέραµε, υλοποιήστε το κύκλωµα του σχήµατος 3.4-8. Στη συνέχεια γράψτε αντίστοιχα, στις διευθύνσεις 0000, 0011, 0101, 1011, 1111, τα δεδοµένα 0101, 1010, 1100, 1001, 0111 και διαβάστε όλες τις θέσεις που έχετε γράψει, για να διαπιστώσετε ότι στη κάθε θέση, έχουν γραφεί τα σωστά δεδοµένα. (Μην αποσυνδέετε το κύκλωµα) Άσκηση 3 Με βάση το προηγούµενο κύκλωµα σχεδιάστε το πίνακα οργάνωσης µιας SRAM 24x4 µε τα εξής δεδοµένα : α. Το περιεχόµενο της µνήµης σε κάθε διεύθυνση θα είναι ο κώδικας Gray ενός από τα δεκαδικά ψηφία (0 µέχρι 9). Συµβουλευθείτε γι΄ αυτό το πίνακα 3.4-1. β. Κάθε διεύθυνση µνήµης θα αποτελεί τη δυαδική απεικόνιση ενός εκ των δέκα δεκαδικών ψηφίων και θα ανταποκρίνεται στη θέση µνήµης του ισοδύναµου Gray. Στη συνέχεια : 1) συνδέστε, τις γραµµές διεύθυνσης της µνήµης που χρησιµοποιούνται, στην είσοδο ενός κυκλώµατος αποκωδικοποίησης των δεκαδικών ψηφίων και ανάγνωσής τους σε δεκαδικό ενδείκτη (το κύκλωµα αυτό υπάρχει υλοποιηµένο στην εργαστηριακή κονσόλα). 2) φορτώστε τα κατάλληλα δεδοµένα στη µνήµη και 3) επαληθεύστε µε τη λειτουργία του κυκλώµατος τη σχεδίαση της οργάνωσης του πίνακα που δηµιουργήσατε, εξασφαλίζοντας τα εξής : Κάθε διεύθυνση µνήµης που εισάγεται, θα διαβάζεται δυαδικά σε 4 leds, ενώ ο ισοδύναµος δεκαδικός της θα εµφανίζεται στο δεκαδικό ενδείκτη (7-segment dislay). Το περιεχόµενο κάθε θέσης µνήµης θα διαβάζεται σε 4 leds και θα αποτελεί τον ισοδύναµο Gray του δεκαδικού ψηφίου, που δείχνει ο δεκαδικός ενδείκτης.

∆ιευθύνσεις Περιεχόµενα 10δικός


163

Ασκήσεις-Προβλήµατα 1. Σχεδιάστε ένα πίνακα οργάνωσης µιας SRAM 24x4, αντίστοιχο µε αυτόν της εργαστηριακής άσκησης 3, ο οποίος τώρα θα αφορά το κώδικα Εxcess-3, αντί του κώδικα Gray. 2. Χρησιµοποιείστε δύο Ο.Κ. 6116 (SRAM 2Kx8) και δώστε το σχηµατικό διάγραµµα µιας µνήµης 2Κx16). 3. Χρησιµοποιείστε δύο Ο.Κ. 6116 (SRAM 2Kx8) και δώστε το σχηµατικό διάγραµµα µιας µνήµης 4Κx8. Συνδέστε σωστά στην έξοδο της µνήµης το Ο.Κ. 74244 (περιέχει 8 αποµονωτές τριών καταστάσεων), ώστε να δηµιουργηθεί ο κατάλληλος δίαυλος (data bus) εγγραφής και ανάγνωσης των δεδοµένων της µνήµης. 4. Στο σχήµα 3.4-9 φαίνεται µια ψηφιακή διάταξη (CPU υβριδικής µορφής θα µπορούσε να χαρακτηρισθεί), που περιλαµβάνει µια αριθµητική και λογική µονάδα (την ALU του Ο.Κ. 74181), έναν καταχωρητή (συσσωρευτή-accumulator) που περιλαµβάνεται στο Ο.Κ. 74194 (αµφίδροµος καταχωρητής µε παράλληλη φόρτωση), µια µνήµη RAM (SRAM 2ΚX8 από το Ο.Κ 6116) και οκτώ αποµονωτές τριών καταστάσεων (octal tri-state buffers) από το Ο.Κ. 74244 (πληροφορίες για το chip στα φύλλα δεδοµένων) για την επικοινωνία της διάταξης µε τις µονάδες εισόδου-εξόδου µέσω της αρτηρίας δεδοµένων (data bus). Τα 4 Leds τέλος αποτελούν την έξοδο της διάταξης, στην οποία θα διαβάζουµε τα οποιαδήποτε αποτελέσµατα.

Σχήµα 3.4-9 Ψηφιακή διάταξη µε ALU, καταχωρητή και SRAM

Τη λειτουργία του Ο.Κ. 74181 τη γνωρίσαµε σε αντίστοιχη εργαστηριακή άσκηση της παραγράφου 2.6 ενώ τον τρόπο λειτουργίας της µνήµης 6116 στην εργαστηριακή άσκηση 2 της παραγράφου 3.4. Από τη µνήµη 6116 χρησιµοποιούµε µόνο δύο γραµµές διεύθυνσης, τις Α0 και Α1 και τέσσερις γραµµές δεδοµένων (D0…D3). Το Ο.Κ. 74194 είναι συνδεδεµένο σαν PIPO καταχωρητής. Το συνδυαστικό κύκλωµα τέλος των δύο πυλών OR δεν επιτρέπει ποτέ την ταυτόχρονη ενεργοποίηση των α και β tri-state του O.K. 74244. Αφού κατανοήσετε καλά τη λειτουργία της διάταξης, δώστε τις απαντήσεις σας στα παρακάτω : α. Με ποιο τρόπο θα µηδενισθούν οι θέσεις µνήµης, χωρίς να χρησιµοποιηθούν οι είσοδοι 2A1….2A4 της διάταξης.

2A1-2A4

O.K. 74244α 1G

Α(0-1)

W

CE

RAM 6116

D(0-3) 4 LEDSO.K.

74244β 2G

BUS

Clk

O.K. 74194

Cn+4

O.K. 74181

A(0-3) Cn

M

B(0-3)

S(0-3)

Χ

Υ


164

β. Αν οι θέσεις µνήµης είναι οι Α, Β, C και D να αναφέρετε τον τρόπο υπολογισµού του αθροίσµατος Α+Β και να αποθηκεύσετε το αποτέλεσµα. Στη συνέχεια κάντε το ίδιο για το άθροισµα των θέσεων C και D. Τέλος υπολογίστε το άθροισµα Α+Β+C+D. Θα πρέπει να ισχύει οπωσδήποτε ότι : Α+Β+C+D ∠16. γ. Υπολογίστε το συµπλήρωµα ως προς 1 της θέσης µνήµης Α και στη συνέχεια υπολογίστε το συµπλήρωµα ως προς δύο της θέσης µνήµης Β. δ. Αν στη θέση µνήµης Α βρίσκεται ο αριθµός α3α2α1α0 και στη θέση µνήµης Β ο αριθµός β3β2β1β0, αποθηκεύστε στη θέση Γ τον αριθµό α3β2α1β0.

Φύλλα δεδοµένων

Ολοκληρωµένα κυκλώµατα των εργαστηριακών ασκήσεων


166

74LS42 Αποκωδικοποιητής BCD σε δεκαδικό

Φύλλα δεδοµένων. Ολοκληρωµένα Κυκλώµατα των εργαστηριακών ασκήσεων

167

74LS46A, 74LS47A Αποκωδικοποιητής / οδηγός BCD σε ενδείκτη 7 τµηµάτων


168


169

74LS74 ∆ύο D Flip-flops πυροδότησης ακµής (θετικής)


170

74LS75 Τέσσερα D Latches


171

74LS76 ∆ύο J-K Flip-flops


172

74LS83 4-bit δυαδικός αθροιστής


173


174

74LS85 4-bit Συγκριτής


175

74LS90 & 47LS93 ∆εκαδικός και δυαδικός µετρητής, αντίστοιχα


176


177


178

74LS125 Τέσσερα Tri-State Buffers


179

74LS126 Τέσσερα Tri-State Buffers


180

74LS151 Πολυπλέκτης 8Χ1


181

74LS153 ∆ύο Πολυπλέκτες 4Χ1


182

74LS161 & 74LS163 Σύγχρονοι 4-bit µετρητές


183


184


185

74LS181 4-bit Αριθµητική και Λογική µονάδα (ALU)


186


187


188

74LS192 Up-Down ∆εκαδικός µετρητής


189


190


191

ΕΙΣΑΓΩΓΗ - users.uoa.grusers.uoa.gr/~sdi1100150/D.I.T./Logic Design/Lab_shmeiwseis.pdf ·...

Documents

Transcript of ΕΙΣΑΓΩΓΗ - users.uoa.grusers.uoa.gr/~sdi1100150/D.I.T./Logic Design/Lab_shmeiwseis.pdf ·...