ΕΘΝΙΚΟ ΚΑΙ ΚΑΠΟΔΙΣΤΡΙΑΚΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΘΗΝΩΝ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ

ΤΜΗΜΑ ΦΥΣΙΚΗΣ ΔΙΑΤΜΗΜΑΤΙΚΟ ΜΕΤΑΠΤΥΧΙΑΚΟ ΗΛΕΚΤΡΟΝΙΚΟΥ ΑΥΤΟΜΑΤΙΣΜΟΥ

ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ

ΣΧΕΔΙΑΣΗ & FPGA ΥΛΟΠΟΙΗΣΗ ΤΩΝ ΜΟΝΑΔΩΝ ΣΥΓΧΡΟΝΙΣΜΟΥ & ΒΑΘΜΟΝΟΜΗΣΗΣ ΓΙΑ ΤΗΝ

ΛΕΙΤΟΥΡΓΙΑ ΤΗΣ ΚΑΘΟΔΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ ΤΩΝ ΚΟΜΒΩΝ ΤΟΥ ΔΙΚΤΥΟΥ XG-PON

Πάτρωνας Ιωάννης Α.Μ. : 2012516 ΜΕΛΗ ΤΡΙΜΕΛΟΥΣ ΕΠΙΤΡΟΠΗΣ: Ρεΐσης Διονύσιος , Αναπληρωτής Καθηγητής (Επιβλέπων) Φραντζεσκάκης Δημήτριος, Καθηγητής Νισταζάκης Έκτορας, Επίκουρος Καθηγητής

2

3

Περίληψη

Τα τελευταία χρόνια η έρευνα στα τηλεπικοινωνιακά δίκτυα πρόσβασης εστιάζεται στην αξιοποίηση του εύρους ζώνης που προσφέρουν τα Παθητικά Οπτικά Δίκτυα (PONs – Passive Optical Networks). Η παρούσα διπλωματική εργασία εστιάζει στην σχεδίαση και υλοποίηση της καθοδικής κατεύθυνσης της Οπτικής Μονάδας Δικτύου (ONU – Optical Network Unit) για XG-PONs (10-Gigabit Passive Optical Networks) δίκτυα. Πιο συγκεκριμένα, εστιάζει στην σχεδίαση και υλοποίηση των μονάδων βαθμονόμησης, συγχρονισμού και ελέγχου της καθοδικής κατεύθυνσης, στην ενοποίηση με τις μονάδες ελέγχου σφαλμάτων και περίπλεξης καθώς και στην ενοποίηση και αποσφαλμάτωση των επιμέρους συστημάτων ολόκληρης της ONU. Η σχεδίαση γίνεται με τέτοιο τρόπο ώστε να μειωθούν όσο το δυνατόν περισσότερο η κατανάλωση ενέργειας και οι πόροι που χρειάζεται το κύκλωμα. Επιπροσθέτως δίνεται μια βασική περιγραφή του προτύπου για τα Παθητικά Οπτικά Δίκτυα (ITU-T G.987.3) με έμφαση στα μέρη που αναφέρονται στην καθοδική κατεύθυνση. Η Οπτική Μονάδας Δικτύου υλοποιήθηκε σε Xilinx FPGA (Field Programmable Gate Array) και η ορθή λειτουργία της επαληθεύθηκε α) με την δημιουργία ενός εικονικού κεντρικού κόμβου των οπτικών δικτύων (OLT - Optical Line Termination) και β) με πειράματα που έγιναν χρησιμοποιώντας ένα πραγματικό, εμπορικό OLT.

(Η πτυχιακή εργασία εκτελέστηκε στα πλαίσια του έργου PANDA (Assymetric Passive Optical Network for xDSL and FTTH Access): http://panda.cti.gr/index.php/el/)

Λέξεις κλειδιά

PON, XG-PON, ONU, Συγχρονισμός, FPGA, Σχεδίαση Συστημάτων, ITU-T G.987.3

4

Abstract In recent years research on access networks focuses on the employment of the bandwidth that is offered by PONs (Passive Optical Networks).The current thesis presents the design and implementation of the downstream direction of an ONU (Optical Network Unit), that is capable of functioning on an XG-PON (10-Gigabit Passive Optical Network). More specifically, it focuses a) on the design and implementation of the calibration, synchronization and control units of the downstream direction, b) on the integration with the error-correcting and scrambling units, c) on the integration and the debugging of all the individual components that synthesize a functional ONU and d) on the experiments that verified the functionality of the ONU. The proposed design keeps the power consumption, as well as the implementation cost, at relatively low levels. In addition, a short description of the standard that describes the Passive Optical Networks (ITU-T G.987.3) is given. The ONU was implemented on a Xilinx FPGA (Field Programmable Gate Array) and its functionality was verified by lab experiments and by testing its compatibility with a commercial central node (OLT - Optical Line Termination). (The current thesis was realized in the context of the PANDA (Assymetric Passive Optical Network for xDSL and FTTH Access) project: http://panda.cti.gr/index.php/el/). Keywords PON, XG-PON, ONU, Synchronization, FPGA, System Design, ITU-T G.987.3

5

Contents 1. Εισαγωγή ...................................................................................................................... 6

1.1. XG-PON Δίκτυα ...................................................................................................... 6

1.2. Περιγραφή εργασίας ............................................................................................. 6

2. Πρότυπο 987.3 .............................................................................................................. 8

2.1. Γενικά .................................................................................................................... 8

2.1.1. Υποεπίπεδο προσαρμογής υπηρεσιών ............................................................... 8

2.1.2. Υποεπίπεδο πλαισιοποίησης.............................................................................. 9

2.1.3. Φυσικό υποεπίπεδο προσαρμογής .................................................................... 9

2.2. Downstream PHY frame ....................................................................................... 11

3. ONU Γενική περιγραφή ............................................................................................... 13

4. Αρχιτεκτονική Καθοδικής κατεύθυνσης ....................................................................... 16

4.1. Calibrator ............................................................................................................. 16

4.2. Synchronizer ........................................................................................................ 18

4.3. HEC Control ......................................................................................................... 18

4.4. Codewords Counter ............................................................................................. 18

4.5. Valid to RAM FSM ................................................................................................ 19

5. Μονάδες Διόρθωσης σφαλμάτων και περίπλεξης ....................................................... 20

5.1. Αποκωδικοποιητής (RS Decoder) ......................................................................... 20

5.2. Περίπλεξη (Scrambling)........................................................................................ 22

5.3. Υβριδική διόρθωση σφαλμάτων (Hybrid error correction – HEC) ......................... 22

6. Δέσμευση Πόρων σε Virtex FPGA ................................................................................ 24

7. Προσομοιώσεις ........................................................................................................... 25

8. Πειραματική Δραστηριότητα ....................................................................................... 28

8.1. Συνδεσιμότητα PANDA ONU με Huawei OLT ........................................................ 28

8.2. Συνδεσιμότητα PANDA ONU με Ethernet Aggregator & VDSL............................... 34

9. Παράρτημα – Υλοποίηση σε FPGA ............................................................................... 39

Βιβλιογραφία ...................................................................................................................... 40

6

1. Εισαγωγή

1.1. XG-PON Δίκτυα

Το σημερινό δίκτυο τηλεπικοινωνιακής πρόσβασης στην Ελλάδα βασίζεται σε τεχνολογίες xDSL (Digital Subscriber Line – Ψηφιακή Συνδρομητική Γραμμή), και εν πολλοίς σε ασύμμετρο DSL με ταχύτητες πρόσβασης από 2-24 Mbps downstream και μέχρι 1 Mbps upstream. Σε διεθνές επίπεδο, όμως, η έρευνα εστιάζεται στην αξιοποίηση του τεράστιου εύρους ζώνης που παρέχουν τα οπτικά δίκτυα πρόσβασης, τα οποία έχουν τη δυνατότητα να υποστηρίξουν συμμετρικές ταχύτητες πρόσβασης στην καθοδική (downstream) και την ανοδική (upstream) κατεύθυνση. Ως καθοδική ορίζεται η κατεύθυνση από τον κεντρικό κόμβο (Central Office – CO) προς τους απομακρυσμένους κόμβους (Remote Nodes – RNs) ενώ ως ανοδική ορίζεται η κατεύθυνση από τους απομακρυσμένους κόμβους προς τον κεντρικό κόμβο.

Το οπτικό δίκτυο βασίζεται σε τεχνολογία παθητικών οπτικών δικτύων (Passive Optical Networks – PONs) για την υλοποίηση του fiber-to-the-curb τμήματος πρόσβασης, και αποτελείται από τον Κεντρικό Κόμβο (Central Office – CO) ο οποίος παράγει τα οπτικά σήματα, από απομακρυσμένους κόμβους (Remote Nodes – RNs) οι οποίοι διανέμουν το οπτικό σήμα και οπτικές δικτυακές συσκευές (Optical Network Units – ONUs) οι οποίες δρουν ως διεπαφές μεταξύ του οπτικού δικτύου και τα υπάρχοντα xDSL DSLAMs (Digital Subscriber Line Access Multiplexer – Πολυπλέκτης/Αποπολυπλέκτης Ψηφιακών Συνδρομητικών Γραμμών). Τα βασικά χαρακτηριστικά του δικτύου τόσο για την καθοδική όσο και για την ανοδική κατεύθυνση συνοψίζονται παρακάτω:

Downstream: Η κίνηση μεταφέρεται σε πολλαπλά μήκη κύματος των 10 Gbps τα οποία παράγονται στον κεντρικό κόμβο. Οι απομακρυσμένοι κόμβοι απομονώνουν ένα μήκος κύματος και το διανέμουν στο «δέντρο» πρόσβασης το οποίο τους αντιστοιχεί. Οι ONUs του «δέντρου» πρόσβασης αποπολυπλέκουν το οπτικό σήμα σε πολλά ηλεκτρικά και το αποστέλλουν στα DSLAMs με τα οποία διασυνδέονται.

Upstream: Η κίνηση μεταφέρεται από ένα κοινό μήκος κύματος στα 10 Gbps. Το upstream κανάλι διαιρείται σε χρονοσχισμές και οι ONU πολυπλέκουν την κίνηση που έρχεται από τα DSLAMs σε οπτικά πακέτα που αντιστοιχούν στις χρονοσχισμές. Οι ONU μεταδίδουν όταν υπάρχει διαθέσιμη χρονοσχισμή ή χρονοσχισμή που τους αντιστοιχεί, με βάση μηχανισμό επίλυσης συγκρούσεων των οπτικών πακέτων.

1.2. Περιγραφή εργασίας

Η παρούσα πτυχιακή εργασία εκτελέστηκε στα πλαίσια του έργου PANDA (Assymetric Passive Optical Network for xDSL and FTTH Access). Εστιάζει στην σχεδίαση και ανάπτυξη σε FPGA μερών της οπτικής δικτυακής συσκευής (ONU). Πιο συγκεκριμένα κατά την διάρκεια της παρούσας εργασίας:

Σχεδιάστηκαν και υλοποιήθηκαν οι μονάδες συγχρονισμού καθοδικής κατεύθυνσης (downstream block) της ONU.

7

Σχεδιάστηκαν και υλοποιήθηκαν μονάδες ελέγχου για τις μονάδες ελέγχου σφαλμάτων και περίπλεξης καθώς και για την λειτουργία ολόκληρης της καθοδικής κατεύθυνσης.

Έγινε ενσωμάτωση όλων των επιμέρους υποσυστημάτων της ONU καθώς και αποσφαλμάτωση (Debug) τους.

Δημιουργήθηκε εικονικό OLT (σε FPGA) για τον έλεγχο της ορθής λειτουργίας της ONU και κατάλληλα σενάρια δοκιμών.

Διενεργήθηκαν τα πειράματα με πραγματικό OLT που αναφέρονται στο κεφάλαιο 8.

Σημείωση : Οι μονάδες διόρθωσης/εντοπισμού (RS Decoder, HEC Decoder) και περίπλεξης (Scrambler) δεν σχεδιάστηκαν στα πλαίσια της παρούσας εργασίας αλλά ενσωματώθηκαν ως έτοιμα blocks στην αρχιτεκτονική της καθοδικής κατεύθυνσης. Επιπλέον πληροφορίες μπορούν να βρεθούν στις αναφορές [3] και [4].

Το Κεφάλαιο 2 παρουσιάζει συνοπτικά τα βασικά στοιχεία του προτύπου G.987.3

εστιάζοντας στην καθοδική κατεύθυνση. Στο Κεφάλαιο 3 παρουσιάζεται η γενική περιγραφή της ONU, τα επιμέρους υποσυστήματα και οι βασικές λειτουργίες τους. Στο Κεφάλαιο 4 δίνονται τα βασικά στοιχεία της αρχιτεκτονικής της καθοδικής κατεύθυνσης. Το Κεφάλαιο 5 παρουσιάζει συνοπτικά τις μονάδες ανίχνευσης και διόρθωσης σφαλμάτων (Reed-Solomon Decoder, Hybrid Error Correction) καθώς και την μονάδα περίπλεξης/απόπλεξης (Scrambler) οι οποίες αποτελούν βασικά δομικά στοιχεία της καθοδικής κατεύθυνσης της ONU [3],[4]. Το Κεφάλαιο 6 παρουσιάζει την δέσμευση των πόρων του VC707 Evaluation Board της Xilinx. Στο το Κεφάλαιο 7 παρουσιάζονται στιγμιότυπα από τις προσομοιώσεις της αρχιτεκτονικής καθοδικής κατεύθυνσης. Στο Κεφάλαιο 8 περιγράφονται οι πειραματικές διαδικασίες με πραγματικό και με εικονικό OLT. Τέλος στο Κεφάλαιο 9 αναφέρονται τεχνικές λεπτομέρειες σχετικά με την υλοποίηση της ONU σε FPGA.

8

2. Πρότυπο 987.3

2.1. Γενικά

Το πρότυπο της ITU-T G.987.3 περιγράφει το επίπεδο σύγκλισης μετάδοσης (Transmission Convergence Layer) για παθητικά οπτικά δίκτυα ( Passive Optical Networks – PONs ) με ρυθμό μετάδοσης δεδομένων 10 Gbps ( XG-PONs ). Το πρότυπο G.987.3 ορίζει :

Την δομή επιπέδων του επιπέδου σύγκλισης μετάδοσης (XG-PON Transmission Convergence – XGTC) των XG-PON δικτύων.

Την λειτουργικότητα του υποεπιπέδου προσαρμογής υπηρεσιών (service adaptation layer), η οποία περιλαμβάνει την μέθοδο ενθυλάκωσης των XG-PON δικτύων.

Την λειτουργικότητα του υποεπιπέδου πλαισιοποίησης (Framing Sublayer) και τις προδιαγραφές της μορφής των πλαισίων της καθοδικής και της ανοδικής κατεύθυνσης.

Την λειτουργικότητα του φυσικού υποεπιπέδου προσαρμογής (PHY Adaptation Sublayer) η οποία περιλαμβάνει την κωδίκευση εμπροσθόδοτης διόρθωσης σφάλματος (Forward Error Correction – FEC) και την περίπλεξη (scrambling).

Την ενσωματωμένη λειτουργία διαχείρισης που περιλαμβάνει την πολυπλεξία διαίρεσης χρόνου (Time Division Multiplexing - TDM) και την δυναμική ανάθεση εύρους ζώνης ( bandwidth).

Την διαδικασία ενεργοποίησης της Οπτικής Μονάδας Δικτύου (Optical Network Unit – ONU).

Το επίπεδο XGTC είναι μέρος της στοίβας πρωτοκόλλου του XG-PON και ορίζει α) την μορφή και τις διαδικασίες απεικόνισης σε ανώτερα επίπεδα (Upper Layer SDUs – Service Data Unit) και β) ροές από bits που είναι κατάλληλες για την διαμόρφωση του οπτικού φορέα. Το επίπεδο XGTC αποτελείται από τα παρακάτω τρία υποεπίπεδα : α) το επίπεδο προσαρμογής υπηρεσιών β) το υποεπίπεδο πλαισιοποίησης και γ) το φυσικό υποεπίπεδο προσαρμογής. Στην Εικόνα 1 φαίνεται η μορφή των υποεπιπέδων του πλαισίου XGTC καθοδική κατεύθυνση ενώ στην Εικόνα 2 φαίνεται η μορφή του XGTC πλαισίου στην ανοδική κατεύθυνση. Στην καθοδική κατεύθυνση η ONU δέχεται συνεχόμενη ροή από bits με ρυθμό 9,93528 Gbps η οποία είναι χωρισμένη σε πλαίσια που διαρκούν 125 μs. Στην ανοδική κατεύθυνση η ONU εκπέμπει XGTC ριπές με ακριβή χρονισμό.

2.1.1. Υποεπίπεδο προσαρμογής υπηρεσιών

Το υποεπίπεδο προσαρμογής υπηρεσιών είναι υπεύθυνο για την ενθυλάκωση SDU (Service Data Unit) ανώτερων επιπέδων, την πολυπλεξία και την ευθυγράμμιση των δεδομένων κατά την μετάδοση τους στο δίκτυο (PON). Στην μεριά του αποστολέα, το επίπεδο προσαρμογής υπηρεσιών δέχεται τα SDUs από ανώτερα επίπεδα (π.χ. δεδομένα εφαρμογών) και τα μηνύματα του OMCI και α) εκτελεί την κατάλληλη κατάτμηση των SDUs, β) ορίζει τα XGEM-Port-IDs και γ) εκτελεί την κατάλληλη μέθοδο ενθυλάκωσης ώστε να προκύπτουν σωστά ορισμένα XGEM πλαίσια. Μία σειρά από XGEM πλαίσια αποτελεί το ωφέλιμο φορτίο ενός XGTC πλαισίου στην καθοδική κατεύθυνση και αντίστοιχα, μιας XGTC ριπής στην ανοδική κατεύθυνση. Στην μεριά του δέκτη το υποεπίπεδο προσαρμογής υπηρεσιών δέχεται τα XGTC πλαίσια (ριπές στην ανοδική κατεύθυνση) και εκτελεί α) ευθυγράμμιση των XGEM πλαισίων, β) φιλτράρισμα των XGEM πλαισίων ανάλογα με το XGEM Port-ID, γ)

9

αποκρυπτογράφηση του ωφέλιμου φορτίου των XGEM πλαισίων ( εάν έχει εκτελεστεί κρυπτογράφηση στην μεριά του αποστολέα) και δ) επανασυρμολογεί τα SDUs και τα παραδίδει στα ανώτερα επίπεδα.

2.1.2. Υποεπίπεδο πλαισιοποίησης

Το υποεπίπεδο πλαισιοποίησης είναι υπεύθυνο για την κατασκευή και την ανάλυση των κεφαλίδων που είναι απαραίτητες για την για την διαχείριση του PON. Στην μεριά του αποστολέα το υποεπίπεδο πλαισιοποίησης δέχεται μια σειρά από XGEM πλαίσια, τα οποία αποτελούν το ωφέλιμο φορτίο ενός XGTC πλαισίου, από το υποεπίπεδο προσαρμογής υπηρεσιών και προσθέτει τις κατάλληλες κεφαλίδες ελέγχου (OAM,PLOAM). Με την προσθήκη των παραπάνω κεφαλίδων προκύπτει το XGTC πλαίσιο και αντίστοιχα η CGTC ριπή στην ανοδική κατεύθυνση. Στην μεριά του παραλήπτη το υποεπίπεδο πλαισιοποίησης δέχεται τα XGTC πλαίσια (ριπές), αναλύει τις κεφαλίδες, εξάγει τα ενσωματωμένα μηνύματα ελέγχου και παραδίδει το ωφέλιμο φορτίο του XGTC πλαισίου στο υποεπίπεδο προσαρμογής υπηρεσιών.

2.1.3. Φυσικό υποεπίπεδο προσαρμογής

Το φυσικό υποεπίπεδο προσαρμογής περιέχει τις λειτουργείες που προσαρμόζουν την ροή από bits που διαμορφώνει τους οπτικούς πομπούς ώστε να βελτιωθούν η ανίχνευση, η αναγνώριση και οι ιδιότητες σκιαγράφησης του σήματος που εκπέμπεται στο οπτικό μέσο.

Στον αποστολέα το φυσικό υποεπίπεδο προσαρμογής δέχεται τα XGTC πλαίσια (ριπές) από το υποεπίπεδο πλαισιοποίησης, τα χωρίζει σε FEC blocks δεδομένων, υπολογίζει και προσθέτει τα bits ισοτιμίας

Στον δέκτη το φυσικό υποεπίπεδο προσαρμογής είναι υπεύθυνο για τον φυσικό συγχρονισμό της ONU με το OLT, την σωστή παραλληλοποίηση της ροής από bits, την απόπλεξη των δεδομένων την ανίχνευση/διόρθωση σφαλμάτων και την παράδοση των έγκυρων δεδομένων στην μονάδα ανάλυσης πλαισίων. Η κωδίκευση εμπροσθόδοτης διόρθωσης σφάλματος (FEC) βελτιώνει την ευαισθησία και τα χαρακτηριστικά υπερφόρτωσης του οπτικού δέκτη εισάγοντας πλεονασμό στην μεταδιδόμενη ροή bits επιτρέποντας στο δέκτη να λειτουργεί σε καλύτερο επίπεδο BER( Bit Error Rate). Η περίπλεξη προσδίδει τυχαιότητα στην μετάδοση και βοηθάει στην απαλλαγή από το φαινόμενο της «συνεχόμενης μετάδοσης ίδιου ψηφίου».

10

Εικόνα 1 : XGTC πλαίσιο : Καθοδική Κατεύθυνση

11

Εικόνα 2 : XGTC πλαίσιο : Ανοδική Κατεύθυνση

2.2. Downstream PHY frame

Στην καθοδική κατεύθυνση η ONU δέχεται συνεχώς πλαίσια, από το OLT, σταθερού μεγέθους 155520 bytes (38880 λέξεων) και διάρκειας 125 μs (ρυθμός 9.95328 Gbit/s). Το κάθε περιπλεγμένο φορτίο φυσικού επιπέδου (downstream PHY frame) αποτελείται από ένα block συγχρονισμού μεγέθους 24-byte (physical synchronization block-PSBd) και το φορτίο του πλαισίου που αποτελείται από 155496 bytes. Το φορτίο αποτελείται από το πλαίσιο XGTC μεγέθους 135432 bytes και είναι προστατευμένο με κώδικα ανίχνευσης και διόρθωσης λαθών, που προσθέτει 20064 bytes ισοτιμίας, καθώς και με περίπλεξη. Η μορφή του downstream PHY frame φαίνεται στην Εικόνα 3.

12

Εικόνα 3 : Downstream PHY frame

Το block συγχρονισμού (PSBd - Εικόνα 4) περιέχει τρείς ξεχωριστές δομές των 8 bytes:

Psync (Physical Synchronization sequence), SFC (Supeframe Counter), και PON-ID. Η πρώτη δομή PSync έχει τη τιμή 0xC5E5 1840 FD59 BB49 και χρησιμοποιείται για τον συγχρονισμό του δέκτη της ONU, η SFC (Superframe Counter) έχει τη τιμή του απαριθμητή πλαισίων 51 bits και το κώδικα προστασίας 13 bits και η PON-ID περιέχει σε 51 bits τη ταυτότητα του δικτύου και το κώδικα προστασίας 13 bits. Οι κώδικες είναι BCH(63, 12, 2) και ένα bit ισοτιμίας. Σημειώνεται ότι κατά τη διαδικασία λήψης οι δύο τελευταίες δομές πρέπει να απαλλαγούν από την περίπλεξη που έχουν υποστεί στο πομπό του OLT, δηλαδή να γίνουν XOR με τη τιμή 0x0F0F0F0F0F0F0F0F.

Εικόνα 4 : PSBd Format

13

3. ONU Γενική περιγραφή

Προκειμένου η σχεδίαση της ONU αρχιτεκτονικής να επιτύχει αποδοτική λύση για το

PANDA σύστημα και ταυτόχρονα ευέλικτη βάση για μελλοντικές επεκτάσεις ή ανάπτυξη παρομοίων συστημάτων, η σχεδιαστική ομάδα ακολούθησε την εξής μεθοδολογία: Στην πρώτη φάση αναπτύχθηκαν αλγόριθμοι με σκοπό την εξυπηρέτηση των απαιτήσεων και των αναγκών του έργου. Οι αλγόριθμοι και οι τεχνικές αποτελούν τον βασικό κορμό tης αρχιτεκτονικής και της οργάνωσης της ONU και επιπλέον, με σχετικά μικρού μεγέθους τροποποιήσεις δύνανται να καλύπτουν μελλοντικές εφαρμογές οι οποίες ενδιαφέρουν άμεσα τους συμμετέχοντες φορείς του έργου σε ότι αφορά τηλεπικοινωνιακές εφαρμογές με παθητικά οπτικά δίκτυα. Στη δεύτερη φάση μελετήθηκε το σχήμα της αρχιτεκτονικής της ONU. Το σχήμα ορίζει τη συμβατότητα της ONU αρχιτεκτονικής σε σχέση με το ψηφιακό τμήμα του PANDA συστήματος όσον αφορά στη παραλληλία των δρόμων επεξεργασίας (data paths) και το βαθμό σωλήνωσης (pipeline) της συνολικής ONU αρχιτεκτονικής καθώς και το βαθμό παραμετροποίησης αυτών των δύο παραγόντων. Ο παραλληλισμός των data paths πρώτον υπαγορεύεται από τις προδιαγραφές για το υψηλό throughput του συστήματος και δεύτερον ακολουθεί τη παράλληλη δομή του υπολοίπου ψηφιακού συστήματος στοχεύοντας την ελαχιστοποίηση των διαφορετικών clock domains και του συνολικού μεγέθους των ενδιάμεσων buffers. Ο βαθμός σωλήνωσης σε συνδυασμό με το βαθμό παραλληλισμού παρέχει συμβατότητα στις προδιαγραφές της συνολικής καθυστέρησης (latency budget(range,specs)) του συστήματος. Ο συνδυασμός δε των δύο παραγόντων παρέχει τη δημιουργία αρχιτεκτονικής με δυνατότητα αλλαγής παραμέτρων για μελλοντικά διαφορετικές απαιτήσεις συστήματος, δεδομένου ότι ο παραλληλισμός επιτρέπει την επιλογή του ρυθμού δεδομένων της εισόδου και η σωλήνωση εξασφαλίζει την ανεξαρτησία των υπολογισμών για οιαδήποτε μεταβολή του αριθμού των επεξεργαστικών μονάδων στην αρχιτεκτονική. Επιπλέον, η παραμετροποίηση αυτών των δύο παραγόντων υποστηρίζει τη δυνατότητα μελλοντικής επέκτασης του συστήματος ONU για μεγαλύτερο throughput.

Η σχεδίαση των υπολογιστικών μονάδων που απαρτίζουν την αρχιτεκτονική της ONU αποτελεί τη τρίτη φάση. Κάθε μονάδα ακολουθεί το σχήμα που επιβάλλει η συνολική αρχιτεκτονική και έχει επιπλέον δικό της βαθμό παραλληλισμού πολλαπλάσιο (δύναμη του 2) του βαθμού της συνολικής αρχιτεκτονικής, (δικό της) βαθμό σωλήνωσης και αντίστοιχη παραμετροποίηση. Κατ’ αυτό τον τρόπο οι μονάδες παρέχουν δυνατότητα ευέλικτης προσαρμογής σε μελλοντικές απαιτήσεις για μεταβολές στο σύστημα και ταυτόχρονα αποτελούν ανεξάρτητες αποδοτικές μονάδες στις οποίες μπορεί να βασιστεί η σχεδίαση διαφόρων μεταβολών των πρωτοκόλλων. Σημαντικό σημείο στη μεθοδολογία σχεδίασης είναι η προσέγγιση που ακολουθήθηκε στην ανάπτυξη των μονάδων και η οποία παρέχει ευεργετικά αποτελέσματα σε σχέση με την ευελιξία υλοποίησης του συστήματος στο παρόν ή στο μέλλον χρησιμοποιώντας διαφορετικές πλατφόρμες ανάπτυξης. Κατά την ακολουθούμενη μεθοδολογία κάθε μονάδα είναι αρθρωτή (modular) αποτελούμενη εσωτερικά από ικανό αριθμό υπομονάδων διακριτής λειτουργικότητας (coders/decoders, multipliers, shifters, κλπ). Επιπλέον, κάθε υπομονάδα εγκαθίσταται μεταξύ δύο σημείων άρθρωσης και η σχεδίαση συμπεριλαμβάνει μια σύγχρονη διεπαφή (interface) σε κάθε άρθρωση. Η σχεδίαση αυτή επιτρέπει την εύκολη αντικατάσταση των εσωτερικά χρησιμοποιούμενων υπομονάδων από τις αντίστοιχες που περιλαμβάνονται στις βιβλιοθήκες της εκάστοτε πλατφόρμας ανάπτυξης, όπως για παράδειγμα οι μιγαδικοί πολλαπλασιαστές του Reed Solomon, οι συναρτήσεις σύγκρισης του Synchronizer κλπ. Κατ’

14

αυτό τον τρόπο το σύστημα μπορεί να υλοποιηθεί σε οιοδήποτε τύπου FPGA (Xilinx, Altera, κλπ) και επίσης παρέχεται η ευελιξία στην επιλογή του κόστους του FPGA καθόσον προβλήματα που προκύπτουν από την αναμενόμενη (ανάλογη του κόστους) μέγιστη συχνότητα λειτουργίας του FPGA αντιμετωπίζονται με τη χρήση μεγαλύτερου βαθμού παραλληλισμού ή/και σωλήνωσης. Επιπλέον, χρησιμοποιώντας τις βιβλιοθήκες που έχει αναπτύξει η σχεδιαστική ομάδα καθίσταται δυνατή η αποδοτική υλοποίηση της συνολικής ONU αρχιτεκτονικής σε ASIC για τη πραγματοποίηση τελικού προϊόντος.

Η μονάδα της ONU είναι εκείνο το στοιχείο του δικτύου που τερματίζει το παθητικό οπτικό δίκτυο και προωθεί τα δεδομένα μέσω του aggregator στους χρήστες. Είναι ένα σύστημα που αποτελείται από τμήματα, με κάθε τμήμα να υλοποιεί ένα συγκεκριμένο αλγόριθμο του πρωτοκόλλου. Ανάλογα με τη λειτουργικότητα τους, τα τμήματα ανήκουν σε τρία βασικά υποσυστήματα της ONU: Το φυσικό επίπεδο του XGPON, το XGPON MAC και το υποσύστημα που περιέχει το Ethernet MAC που χρησιμοποιείται για επικοινωνία με τον

Εικόνα 5 : ONU Overview

15

aggregator σε συνδυασμό με το φυσικό επίπεδο επικοινωνίας με τον aggregator. Τα λειτουργικά τμήματα (functional blocks) της ONU παρουσιάζονται στην Εικόνα 5. Τα blocks που αποτελούν τον τερματισμό του φυσικού επιπέδου του XGPON είναι το XGPON Physical και ο SERDES (serializer/deserializer). Το πρώτο τερματίζει την οπτική ίνα. Ο SERDES μετατρέπει στο δέκτη τη σειριακή μετάδοση των bits σε παράλληλη λέξη 64 bits και στο πομπό μετατρέπει τα δεδομένα εξόδου που αποτελούνται από λέξεις των 16 bits σε σειριακή μετάδοση. Επίσης, παρουσιάζεται η σύνδεση της ONU με τον aggregator, η οποία γίνεται μέσω Ethernet και περιλαμβάνει τα αντίστοιχα blocks Gbit Ethernet MAC και Gbit Transceiver (πομποδέκτη) για Ethernet.

Τα υπόλοιπα blocks που παρουσιάζονται στην Εικόνα 5 συγκροτούν το XGPON MAC. Το block με το όνομα framing περιέχει τις μονάδες που αναλύουν τα πλαίσια καθοδικής κατεύθυνσης φυσικού επιπέδου XGPON για να εξάγουν τα πλαίσια XGTC και τελικά τα πλαίσια GEM. Σε αυτό το block ανήκουν οι μονάδες που σχηματίζουν τα αντίστοιχα πλαίσια για αποστολή στην ανοδική κατεύθυνση: αρχικά GEM, στη συνέχεια XGTC και τελικά XGPON physical. Σε αυτό το block ανήκουν επίσης οι μονάδες που χειρίζονται τους υπολογισμούς περίπλεξης καθώς και την από/κωδικοποίηση των πλαισίων και των πεδίων των πλαισίων.

Το filtering block διαχωρίζει τα πλαίσια που έχουν προορισμό την ONU και απορρίπτει τα υπόλοιπα. Το XGEM block διαχωρίζει τα πακέτα ανάλογα με τον XGEM τελικό προορισμό τους. Ένας από τους XGEM τελικούς προορισμούς είναι το block OMCI που είναι υπεύθυνο για τη διαχείριση της ONU και τμήμα της λειτουργικότητας του υλοποιείται σε επεξεργαστή. Το block PLOAM engine είναι υπεύθυνο για την ανάλυση των μηνυμάτων PLOAM που έχει αποστείλει το OLT, την έκδοση των αντιστοίχων εντολών προς τα άλλα blocks καθώς και την σύνθεση των μηνυμάτων PLOAM που απευθύνονται προς το OLT σαν απαιτήσεις για εξυπηρέτηση (π.χ. έκδοση Alloc-ID), απαντήσεις στα PLOAM που έχουν σταλεί από το OLT ή ενημέρωση για την κατάσταση της ONU (π.χ. buffer status).

Το DBA block (Dynamic Bandwidth Allocation) δέχεται εντολές από το OLT για το μέγεθος του κάθε πλαισίου ανοδικής κατεύθυνσης και τον χρόνο αποστολής του. Το security block είναι υπεύθυνο για τις λειτουργίες από/κρυπτογράφησης που δεν θα υλοποιηθούν στα πλαίσια του PANDA. Το block Service Mux/demux (πολύπλεξης/αποπολύπλεξης υπηρεσιών) παρέχει τις υπηρεσίες διαλειτουργικότητας ανάμεσα στο xGPON και στο Ethernet. Αναλαμβάνει την προώθηση των δεδομένων από και προς τα xGPON και Ethernet.

16

4. Αρχιτεκτονική Καθοδικής κατεύθυνσης

Όπως αναφέρεται παραπάνω η ONU δέχεται μια σειριακή ροή από bits με ρυθμό 9.93258 Gbps. Το πρώτο βήμα για την επιτυχή λειτουργία του δέκτη της ONU είναι η σωστή αναγνώριση των bits. Οι λεπτομέρειες για την επίτευξη του πρώτου βήματος περιγράφονται στο Παράρτημα ΙΙ, όπου δίνονται και τεχνικές λεπτομέρειες για την ρύθμιση του δέκτη σε FPGA της Xilinx. Στην συνέχεια η σειριακή ροή από bits πρέπει να μετατραπεί σε παράλληλες λέξεις των 64-bits με την ίδια ευθυγράμμιση (alignment) με την οποία στάλθηκαν από τον OLT. Για την επίτευξη της παραλληλοποίησης των λέξεων χρησιμοποιείται η διαδικασία “manual alignment” όπως περιγράφεται από την Xilinx. Στην συνέχεια η μονάδα συγχρονισμού ελέγχει την ύπαρξη της λέξης συγχρονισμού (Psync) και ενημερώνει την υπόλοιπη ONU για την αρχή ενός καινούριου πακέτου. Το δεύτερο πεδίο του PSBd γίνεται XOR με την τιμή 0x0F0F0F0F0F0F0F0F και στην συνέχεια περνάει από την μονάδα HEC. Αν δεν εντοπιστεί λάθος ενεργοποιείται ο scrambler, μονάδα η οποία εκτελεί την απόπλεξη. Από τον scrambler περνάνε όλες οι λέξεις του Downstream PHY frame εκτός από το PSBd. Μετά την απόπλεξη τα δεδομένα εισέρχονται στον Reed-Solomon decoder όπου γίνεται ανίχνευση και διόρθωση σφαλμάτων. Στην συνέχεια μια FSM ( Finite State Machine) ενημερώνει την υπόλοιπη ONU για τα χρήσιμα δεδομένα που έχουν ληφθεί. Η μονάδα συγχρονισμού της καθοδικής πορείας δέχεται ως είσοδο τα downstream PHY frames, ελέγχει για λάθη και όταν ανιχνευθούν σωστά XGTC πακέτα (ή πακέτα που μπορούν να διορθωθούν) τροφοδοτεί την μονάδα ανάλυσης των XGTC πλαισίων με τις χρήσιμες λέξεις.

4.1. Calibrator

Η πρώτη μονάδα μετά τον deserializer είναι ο calibrator. Ο calibrator δέχεται σαν είσοδο λέξεις των 64-bit από την έξοδο του deserializer. Ρόλος του calibrator είναι να ελέγξει τον deserializer ώστε οι λέξεις των 64-bit που λαμβάνονται από την ONU να έχουν την ίδια ευθυγράμμιση που είχαν όταν στάλθηκαν από τον OLT. Για την επίτευξη του παραπάνω στόχου ακολουθείται η διαδικασία “manual alignment”. Κατά την διαδικασία του “manual alignment” o deserializer επιλέγει τυχαία 64 bits και δημιουργεί μια λέξη. Στην συνέχεια επαναλαμβάνει την παραλληλοποίηση για κάθε 64 bits διαδοχικά. Μέσω του σήματος ‘rx_slide’ o deserializer αλλάζει την επιλογή του πρώτου bit με αποτέλεσμα να αλλάζει η ευθυγράμμιση των λέξεων. Όπως αναφέρθηκε παραπάνω κάθε XGTC πλαίσιο έχει ως πρώτη λέξη των 64-bit την λέξη συγχρονισμού (PSBd) καθώς και σταθερό μέγεθος ( 19440 λέξεις των 64 bit). Ο calibrator ελέγχει για την ύπαρξη της λέξης συγχρονισμού για χρόνο ίσο με το μέγεθος του XGTC πλαισίου και αν δεν εντοπιστεί το PSBd ενεργοποιεί to σήμα ‘rx_slide’ αλλάζοντας έτσι την ευθυγράμμιση των λέξεων . Η διαδικασία αυτή επαναλαμβάνεται μέχρι να εντοπιστεί το PSBd. Μετά τον εντοπισμό του PSBd o calibrator κρατά μόνιμα

GTX

Serial Input

Calibrator Synchronizer Delay

HECControl

HECDecoder

Scrambler RS Decoder

Rs DecoderControl

XGTC Frame Analyzer

Valid to RAMFSM

Εικόνα 6 : Downstream Overview

17

απενεργοποιημένο το σήμα ‘rx_slide’ διατηρώντας έτσι την σωστή ευθυγράμμιση των λέξεων που μόλις εντοπίστηκε.

Για να επιταχυνθεί η παραπάνω διαδικασία κρατώντας ταυτόχρονα το κόστος υλοποίησης χαμηλά χρησιμοποιείται η αρχιτεκτονική που φαίνεται στην Εικόνα 7. Οι τρεις καταχωρητές R1, R2, R3 βρίσκονται σε σειρά και ο καθένας από αυτούς είναι χωρισμένος σε τέσσερα τμήματα των 16 bits. Το j τμήμα του i-οστού καταχωρητή συμβολίζεται ως εξής: Rij,0 � �� 3.Αρχικά ελέγχεται από τον συγκριτή αν κάποιο από τα τμήματα των 16 Bits του καταχωρητή R1 είναι ίδια με τα 16 πρώτα (most significant) bits του Psync. Μόλις η σύγκριση είναι επιτυχής το κύκλωμα συναλύσωσης (concatenation) δίνει στον καταχωρητή R3 64 bit τα οποία αποτελούνται από τέσσερα συνεχόμενα τμήματα των καταχωρητών R1 και R2. Έτσι τα τμήματα του καταχωρητή R3, R30, R31, R32, R33 , μπορούν να αποτελούνται από τους παρακάτω συνδυασμούς των τμημάτων των καταχωρητών R1 και R2 είναι οι εξής: α) R20, R21, R22, R23, β) R21, R22, R23, R10, γ) R22, R23, R10, R11 και δ) R23, R10, R11, R12.

Ακολουθώντας την παραπάνω διαδικασία και δεδομένου ότι η διάρκεια ενός XGTC πλαισίου είναι 125 μs ο μέγιστος χρόνος που απαιτείται για την επίτευξη της ευθυγράμμισης (calibration) είναι 2 ms.

ConcatenationR2R1 R3

Control Unitcomparator

input

Psync

output

63...

16

63...

0

64

64

64

64

64 64 64

Counter

slip

Εικόνα 7 : Calibrator

18

4.2. Synchronizer

Ο Synchronizer έχει ως είσοδο τις λέξεις των 64 bit που αποτελούν την έξοδο του calibrator. Η λειτουργία, για λόγους εξοικονόμησης ενέργειας, του ξεκινά μόλις ο calibrator εντοπίσει την σωστή ευθυγράμμιση των λέξεων. O synchronizer είναι μια FSM- Finite State Machine (μονάδα πεπερασμένων καταστάσεων) η οποία ελέγχει αν διατηρείται ο συγχρονισμός με τον OLT και ενημερώνει τα υπόλοιπα υποσυστήματα της ONU για την κατάσταση του συγχρονισμού καθώς και για την αρχή κάθε νέου XGTC πλαισίου. O Synchronizer αρχικά ελέγχει όλες τις λέξεις εισόδου μέχρι να βρει ταύτιση με το PSBd. Μόλις

βρεθεί ταύτιση με την λέξη συγχρονισμού ξεκινά η λειτουργία του counter. O counter μετρά μέχρι το 19440 το οποίο αποτελεί τον αριθμό των λέξεων που περιέχει ένα XGTC πλαίσιο. Επιπροσθέτως, μόλις ο συγκριτής εντοπίσει ταύτιση μιας λέξεις εισόδου με το PSBd επικοινωνεί με την μονάδα αποφάσεων η οποία ενεργοποιεί τα σήματα ‘valid’ και ‘start_of_frame’. Το σήμα ‘valid’ παραμένει ενεργοποιημένο μέχρι ο synchronizer να εντοπίσει ότι έχει χαθεί ο συγχρονισμός με το OLT ενώ το ‘start_of_frame’ είναι παλμός που ενεργοποιείται για έναν κύκλο μόλις εντοπιστεί το PSBd.

4.3. HEC Control

Η μονάδα HEC Control δέχεται ως είσοδο το σήμα ‘start_of_frame’ καθώς και τις ευθυγραμμισμένες λέξεις από τον Synchronizer. Μόλις το ‘start_of_frame’ ενεργοποιηθεί η μονάδα HEC Control υλοποιεί την διαδικασία XOR με την τιμή 0x0F0F0F0F0F0F0F0F για την δεύτερη λέξη του XGTC πλαισίου (Superframe Counter) και δίνει το αποτέλεσμα σαν είσοδο στην μονάδα HEC. Αν δεν εντοπιστεί λάθος το αποτέλεσμα από την μονάδα HEC αποτελεί το seed του scrambler και τα δεδομένα του XGTC πλαισίου περνάνε την διαδικασία της αποπολύπλεξης. Αν εντοπιστεί λάθος το XGTC πλαίσιο απορρίπτεται όπως θα περιγραφεί παρακάτω στην μονάδα Valid_to_RAM FSM.

4.4. Codewords Counter

Η μονάδα Codewords_Counter αποτελεί την μονάδα ελέγχου του RS Decoder. Δέχεται ως είσοδο το σήμα ‘start_of_frame’ και με κατάλληλο χρονισμό δημιουργεί τα σήματα ελέγχου του RS Decoder (Reset, Enable, Codeword Start).

REGComparator

Counter

Decision unit

output

valid

start_of_frame

input

PSBd64

64

64

64

REG

Εικόνα 8 : Synchronizer

19

4.5. Valid to RAM FSM

H μονάδα Valid_to_RAM είναι μια FSM η οποία εξετάζει τα σήματα των προηγούμενων μονάδων του Downstream και αποφασίζει αν το XGTC πλαίσιο είναι έγκυρο.

Στην Εικόνα 9 φαίνεται το διάγραμμα καταστάσεων (state diagram) της Valid_to_RAM FSM. Η FSM ξεκινά από την κατάσταση Waiting και μόλις ενεργοποιηθεί το σήμα ‘start_of_frame’ ελέγχεται αρχικά αν υπάρχει HEC Error στο πεδίο Superframe Counter. Στην συνέχεια ελέγχεται αν υπάρχει FEC Error (RS Decoder). Εφόσον δεν υπάρχει κανένα είδος λάθος η Valid_to_RAM FSM χαρακτηρίζει ως έγκυρες τις λέξεις που έχουν ληφθεί (κατάσταση Valid). Ενώ η FSM βρίσκεται στην κατάσταση Valid γίνεται συνεχώς έλεγχος για FEC Error αφού μπορεί να συμβεί σε οποιοδήποτε σημείο του πλαισίου. Ενεργοποίηση του σήματος ‘start_of_frame’ σε οποιοδήποτε επιφέρει την μετάβαση στην κατάσταση Waiting καθώς σημαίνει πως πλέον λαμβάνεται νέο XGTC πλαίσιο. Στην πραγματικότητα υπάρχουν και ενδιάμεσες καταστάσεις καθώς για παράδειγμα την στιγμή που διαβάζεται το HEC Error στην είσοδο για το νέο XGTC πλαίσιο το προηγούμενο XGTC πλαίσιο περνάει στην επόμενη μονάδα. Επομένως η FSM πρέπει να περνά ως valid τα δεδομένα μέχρι να αρχίσει να μεταδίδει το πλαίσιο στο οποίο εντοπίστηκε το Error. Η διαδικασία αυτή επιτυγχάνεται χρησιμοποιώντας ενδιάμεσες καταστάσεις στο απλοποιημένο state diagram που φαίνεται στην Εικόνα 9 και με κατάλληλο χειρισμό του ‘start_of_frame’.

Waiting

HEC Error Valid FEC Error

start_of_frame = ‘1’HEC error = ‘1’FEC error = ‘-’

start_of_frame = ‘1’HEC error = ‘0’FEC error = ‘0’

start_of_frame = ‘1’HEC error = ‘0’FEC error = ‘1’

FEC error = ‘1’

start_of_frame = ‘1’ start_of_frame = ‘1’

start_of_frame = ‘1’

Εικόνα 9 : Valid_to_RAM FSM State Diagram

20

5. Μονάδες Διόρθωσης σφαλμάτων και περίπλεξης

Σημείωση : Οι μονάδες διόρθωσης/εντοπισμού (RS Decoder, HEC Decoder) και περίπλεξης (Scrambler) δεν σχεδιάστηκαν στα πλαίσια της παρούσας εργασίας αλλά ενσωματώθηκαν ως έτοιμα blocks στην αρχιτεκτονική της καθοδικής κατεύθυνσης. Επιπλέον πληροφορίες μπορούν να βρεθούν στις αναφορές [3] και [4].

Σε αυτή την ενότητα δίνονται οι βασικές περιγραφές των μονάδων ανίχνευσης και διόρθωσης σφαλμάτων που χρησιμοποιούνται στην καθοδική κατεύθυνση της ONU.

Οι δύο μονάδες επεξεργασίας FEC για την ανοδική και την καθοδική κατεύθυνση, ανήκουν στο block framing. Βάσει του προτύπου XGPON, στο υπόστρωμα φυσικής προσαρμογής, εισάγεται πλεονάζουσα πληροφορία στα δεδομένα, έτσι ώστε να επιτρέπεται η ανίχνευση και η διόρθωση σφαλμάτων τα οποία προέκυψαν κατά τη μετάδοση επάνω από το οπτικό κανάλι. Η διόρθωση σφαλμάτων στο XGPON βασίζεται σε μη-δυαδικούς κυκλικούς κώδικες Reed-Solomon (RS).

5.1. Αποκωδικοποιητής (RS Decoder)

Κατά τη λήψη των δεδομένων στο δέκτη της ONU, επενεργείται αποκωδικοποίηση σε πεδία μήκους 248-bytes, τα οποία συνθέτουν το πλαίσιο φυσικού επιπέδου στην καθοδική κατεύθυνση (Downstream PHY frame) και ακολουθούν το πεδίο PSBd το οποίο έχει μήκος 24-bytes. Η αποκωδικοποίηση βασίζεται στον επιβραχυμένο κώδικα RS(248,216), δηλαδή εκ των 248-bytes της κωδικολέξης, τα 216 συνιστούν την πληροφορία και τα υπόλοιπα 32 αποτελούν bytes ισοτιμίας. Καθώς ο κώδικας βασίζεται στο πεδίο Galois GF(28), κάθε byte πληροφορίας, συνιστά σύμβολο για τον κώδικα RS. Επομένως, το πλαίσιο φυσικού επιπέδου στο Downstream αποτελείται από 627 κωδικολέξεις.

Ο κώδικας RS(248,216) βασίζεται στον κώδικα RS(255,223) και, αν υλοποιηθεί συμβατικά, απαιτεί την εισαγωγή 7-bytes στην αρχή κάθε κωδικολέξης πριν αυτή αποκωδικοποιηθεί. Τα bytes αυτά αφαιρούνται μετά από την αποκωδικοποίηση ώστε να προκύψουν τα 216 bytes πληροφορίας. Με βάση αυτόν τον κώδικα, η ONU μπορεί να διορθώσει έως και 16 σφάλματα μετάδοσης.

Για λόγους πρακτικής υλοποίησης του αποκωδικοποιητή με ρυθμό επεξεργασίας 9.9538Gbps, σχεδιάστηκε μια παράλληλη αρχιτεκτονική, η οποία επεξεργάζεται τα δεδομένα σωληνωτά και με ρυθμό 8 κωδικοποιημένων συμβόλων σε κάθε κύκλο ρολογιού. Συνολικά, ο αποκωδικοποιητής αποτελείται από τις εξής μονάδες: α) τη μονάδα υπολογισμού συνδρόμων, τη μονάδα επίλυσης της χαρακτηριστικής εξίσωσης, γ) τη μονάδα υλοποίησης της αναζήτησης Chien, δ) τη μονάδα υλοποίησης του αλγορίθμου του Forney και τέλος, ε) τη μονάδα διόρθωσης.

21

Εικόνα 10: Η 8-παράλληλη αρχιτεκτονική του αποκωδικοποιητή Reed-Solomon στη καθοδική διεύθυνση της ONU.

Προκειμένου οι εισερχόμενες κωδικολέξεις να συγχρονιστούν με τις λέξεις διόρθωσης, χρησιμοποιείται μία μνήμη RAM εύρους 64-bits και βάθους 65 λέξεων. Ο έλεγχος των εγγραφών στη μνήμη γίνεται κατά τέτοιο τρόπο, ώστε η τελευταία να βρίσκεται σε λειτουργία FIFO. Στην Εικόνα 10, παρουσιάζεται η επισκόπηση των βαθμίδων ανώτερου επιπέδου για την υλοποιημένη αρχιτεκτονική του αποκωδικοποιητή.

Μονάδα υπολογισμού συνδρόμων: Η μονάδα αυτή αποτελείται από 32 επεξεργαστικές υπομονάδες λόγω της τάξης του πολυωνύμου συνδρόμων του επιβραχυμένου RS(248,216) κώδικα. Σε κάθε μία από τις υπομονάδες εισέρχεται παράλληλα ένα τμήμα εύρους 64-bits από κάθε κωδικολέξη, έτσι ώστε μετά από 31 κύκλους ρολογιού να έχουν υπολογιστεί όλες οι σταθερές του πολυωνύμου των συνδρόμων.

Μονάδα επίλυσης της χαρακτηριστικής εξίσωσης: Για την επίλυση της χαρακτηριστικής εξίσωσης του συγκεκριμένου κώδικα, επελέγη ο τροποποιημένος αλγόριθμος του Ευκλείδη, χωρίς τον υπολογισμό των πολυωνυμικών τάξεων. Ο αλγόριθμος αυτός χρειάζεται 32 επαναλήψεις προκειμένου να επιλύσει τη χαρακτηριστική εξίσωση του συγκεκριμένου κώδικα. Εν τούτοις, κάθε 31 κύκλους εισέρχεται μια νέα κωδικολέξη μέσα στον αποκωδικοποιητή.

Για το λόγο αυτό, η μονάδα επίλυσης έχει σχεδιαστεί ώστε να δέχεται παράλληλα τις 32 σταθερές των συνδρόμων. Κατά τον κύκλο αρχικοποίησης και με βάση τις τιμές των συνδρόμων, η μονάδα ελέγχου λύσης της χαρακτηριστικής εξίσωσης προβλέπει το αποτέλεσμα της πρώτης επανάληψης του αλγορίθμου ούτως ώστε να ενσωματώνει στον ίδιο κύκλο το στάδιο της αρχικοποίησης και της πρώτης επανάληψης. Με αυτό τον τρόπο, η χαρακτηριστική εξίσωση επιλύεται σε 31 κύκλους και διασφαλίζεται η συνεχής λειτουργία του αποκωδικοποιητή παράλληλα με τη ροή των δεδομένων στην καθοδική διεύθυνση της ONU.

Επιπλέον, ο σχεδιασμός της βαθμίδας λύσης έχει προβλέψει ώστε οι επεξεργαστικές του υπομονάδες να επαναχρησιμοποιούνται με αποτέλεσμα την εξοικονόμηση πόρων υλοποίησης. Τέλος, εκτός από το να κατευθύνει τη βαθμίδα λύσης, η μονάδα ελέγχου, δύναται παράλληλα να υπολογίζει τον αριθμό των εντοπισμένων σφαλμάτων.

22

Μονάδα υλοποίησης της αναζήτησης Chien: Ακολουθώντας την αρχιτεκτονική σχεδίαση του αποκωδικοποιητή, η μονάδα αναζήτησης Chien λειτουργεί με είσοδο 64-bits. Αποτελείται από 17 παράλληλες υπομονάδες, στην είσοδο των οποίων βρίσκονται οι σταθερές του πολυωνύμου εντοπισμού θέσεως των σφαλμάτων, οι οποίες είναι ήδη διαθέσιμες μετά την επίλυση της χαρακτηριστικής εξίσωσης. Εκτός από τη λέξη εντοπισμού των σφαλμάτων, η μονάδα αναζήτησης Chien υπολογίζει την παράγωγο του πολυωνύμου εντοπισμού. Η τελευταία είναι απαραίτητη στη μονάδα υπολογισμού του αλγορίθμου του Forney, για τον υπολογισμό του μεγέθους κάθε σφάλματος.

Μονάδα υλοποίησης του αλγορίθμου του Forney: Η μονάδα αυτή αποτελείται από 16 υπομονάδες υπολογισμού και ακολουθεί παρόμοια αρχιτεκτονική με τη μονάδα αναζήτησης Chien. Χρησιμοποιεί τον αντίστροφο της παραγώγου του πολυωνύμου εντοπισμού, ο οποίος είναι αποθηκευμένος σε μνήμες ανάγνωσης.

Μονάδα διόρθωσης: Η μονάδα διόρθωσης χρησιμοποιεί τις προερχόμενες από τις μονάδες αναζήτησης Chien και εκτέλεσης του αλγορίθμου του Forney λέξεις των 64-bits, προκειμένου να σχηματίσει μια ίδιου εύρους λέξη διόρθωσης η οποία με τη σειρά της θα προστεθεί στη λέξη εξόδου της FIFO. Εάν η τρέχουσα λέξη των 64-bits δεν περιέχει σφάλματα, ή εάν ολόκληρη η κωδικολέξη περιέχει περισσότερα από 16 σφάλματα (τη διορθωτική ικανότητα του τρέχοντος κώδικα), τότε η λέξη διόρθωσης είναι μηδενική και η έξοδος της FIFO προωθείται αναλλοίωτη στην έξοδο του αποκωδικοποιητή.

5.2. Περίπλεξη (Scrambling)

Χρησιμοποιείται η ίδια μονάδα σε δύο υποστάσεις (instantiations) στη διεπαφή του block framing. Στις δύο κατευθύνσεις (ανοδική/καθοδική) στα πλαίσια φυσικού επιπέδου διενεργείται περίπλεξη από έναν περιπλέκτη συγχρονισμένο με την αρχή των πλαισίων μετάδοσης. Ο περιπλέκτης βασίζεται στο πολυώνυμο x58 + x39 + 1 και επενεργεί στο πλαίσιο από το πρώτο bit που έπεται του πεδίου PSBd. Το πολυώνυμο υλοποιείται μέσω ενός καταχωρητή γραμμικής ανάδρασης 58-bits, ο οποίος αρχικοποιείται με κάθε νέο πλαίσιο από το πεδίο του μετρητή υπερπλαισίου (Supeframe Counter, SFC) το οποίο βρίσκεται εντός του πεδίου PSBd. Καθώς το πεδίο του μετρητή υπερπλαισίου έχει μέγεθος 51-bits, τα υπόλοιπα 7-bits αρχικοποιούνται πάντα στην τιμή 1.

5.3. Υβριδική διόρθωση σφαλμάτων (Hybrid error correction – HEC)

Η μονάδα ανήκει στο block framing για να υλοποιεί την υβριδική διόρθωση σφαλμάτων που επιβάλλει το XGPON για τον έλεγχο συγκεκριμένων πεδίων τόσο στην ανοδική, όσο και στην καθοδική κατεύθυνση. Η υβριδική διόρθωση σφαλμάτων βασίζεται σε δυαδικό κυκλικό κώδικα BCH(63,12,2) (από τα αρχικά των δημιουργών, Bose, Ray-Chaudhuri, Hocquenghem). Το μήκος της κωδικολέξης είναι 63-bits, από τα οποία τα 12 αποτελούν την πλεονάζουσα πληροφορία η οποία προστίθεται από τον κώδικα. Εκτός των 12-bits, στο τέλος της λέξης προσκολλάται ένα πρόσθετο bit ισοτιμίας, το οποίο καθορίζει αν έχουν ανιχνευθεί τρία ή περισσότερα σφάλματα. Συνεπώς, παρόλο που ο κώδικας διορθώνει έως 2 σφάλματα, η υβριδική υλοποίηση του XG-PON δύναται να ανιχνεύσει έως τρία μέσω του τελευταίου bit ισοτιμίας, το οποίο δεν αποτελεί τμήμα του κώδικα BCH(63,12,2). Η υβριδική διόρθωση σφαλμάτων επενεργεί στα πεδία Allocation Structure, XGTC Header και XGEM Header στην ανοδική κατεύθυνση και στα πεδία XGTC Header, SFC (Superframe Counter) Structure και PON-ID στην καθοδική κατεύθυνση. Στις περιπτώσεις κατά τις οποίες το μήκος του πεδίου

23

της πληροφορίας είναι μικρότερο των 51-bits, προσαρτώνται μηδενικά bits στην αρχή της λέξης πριν η τελευταία αποκωδικοποιηθεί.

24

6. Δέσμευση Πόρων σε Virtex FPGA

Στον παρακάτω πίνακα παρουσιάζονται οι πόροι που δεσμεύονται στο VC707 Evaluation Board της Xilinx. Η μονάδα Downstream_TOP περιλαμβάνει όλη την λογική που χρειάζεται για τον συγχρονισμό (Calibrator, Synchronizer), τις μονάδες ελέγχου του συγχρονισμού και της αποκωδικοποίησης, τις μονάδες αποκωδικοποίησης και αποπερίπλεξης (RS Decoder, Scrambler) καθώς και τις μονάδες ελέγχου που χρειάζεται ο GTX transceiver.

Implementation Results Calibrator Synchronizer Downstream

Top

Resources utilization (Downstream Top)

Slice LUTs 340 199 17.066 8%

Slices 182 98 7.167 14%

Slice Registers 251 88 7.138 1%

Frequency ( MHz ) 268.456 194.060 161.186 -

Power Consumption ( mW ) 1.9 3.2 -

Πίνακας 1 : Implementation Results

25

7. Προσομοιώσεις

Για την σχεδίαση της καθοδικής κατεύθυνσης χρησιμοποιήθηκε το ISE 14.5 της Xilinx και για τις προσομοιώσεις ο ενσωματωμένος προσομοιωτής (simulator) ΙSim. Δημιουργήθηκαν κατάλληλα XGTC πλαίσια (κωδικοποιημένα) δομημένα με τέτοιο τρόπο ώστε να ελέγχουν διαφορετικές περιπτώσεις που μπορούν να συμβούν κατά την πραγματική λειτουργία (π.χ. σφάλματα). Τα εικονικά XGTC πλαίσια έχουν μικρότερη διάρκεια από τα πραγματικά ώστε να είναι δυνατή η μελέτη της συμπεριφοράς του κυκλώματος κατά την προσομοίωση, είναι αποθηκευμένα σε μια Block RAM, τροφοδοτούνται στον GTX transmitter και στην συνέχεια μέσω του test bench αποτελούν την είσοδο στον GTX Receiver. Επιπλέον για να επιταχυνθεί η διαδικασία της βαθμονόμησης (calibration) χρησιμοποιείται μια δεύτερη μνήμη η οποία περιέχει PRBS το οποίο επαναλαμβάνεται ανά 32 λέξεις.

Στην Εικόνα 11 φαίνεται η λειτουργία του Calibrator και του Synchronizer. Τα πακέτα που λαμβάνονται είναι μεγέθους 32 λέξεων και η λέξη συγχρονισμού είναι η 0x0a0a0a0a0a0a0a0a. Παρατηρούμε ότι ο calibrator ενεργοποιεί περιοδικά το σήμα ‘slip’, το οποίο συνδέεται με τον SERDES του GTX μέχρι να εντοπιστεί η λέξη συγχρονισμού. Μόλις εντοπιστεί το σήμα ‘slip’ παραμένει απενεργοποιημένο και η ευθυγράμμιση των λέξεων παραμένει σταθερή. Ο synchronizer μόλις εντοπίσει την λέξη συγχρονισμού ενεργοποιεί το σήμα valid που σημαίνει ότι έχει επιτευχθεί ο συγχρονισμός. Κάθε φορά που εντοπίζεται η λέξη συγχρονισμού ενεργοποιείται το σήμα ‘ram_is_key’ το οποίο ειδοποιεί την υπόλοιπη ONU για την αρχή ενός καινούριου πλαισίου.

Στην Εικόνα 13 φαίνεται η λειτουργία των μονάδων HEC_Control, HEC Decoder καθώς και της μονάδας που ελέγχει τον scrambler. Η μονάδα HEC_Control απομονώνει από κάθε πλαίσιο την δεύτερη λέξη (Superframe Counter) εκτελεί bitwise XOR με την σταθερά 0x0F0F0F0F0F0F0F και δίνει το αποτέλεσμα στην μονάδα HEC Decoder. Η μονάδα HEC Decoder εκτελεί την αποκωδικοποίηση και δίνει το αποτέλεσμα σαν ‘seed’ στον scrambler. Τέλος η μονάδα HEC Decoder με το σήμα ‘unrecoverable error’ το control του Downstream για τυχών μη διορθώσιμο σφάλμα στον Superframe Counter. Η μονάδα Scrambler_Control φροντίζει ώστε να λάβει ο scrambler την κατάλληλη στιγμή το ‘seed’. Επίσης ενεργοποιεί το reset και απενεργοποιεί το enable του scrambler στην αρχή κάθε νέου πλαισίου καθώς σύμφωνα με το G.987.3 οι πρώτες τρεις λέξεις του κάθε πλαισίου δεν πρέπει να περάσουν την διαδικασία της αποπερίπλεξης.

Εικόνα 11 : Προσομοίωση Calibrator & Synchronizer

26

Στην Εικόνα 12 παρουσιάζεται η λειτουργικότητα της Valid To RAM FSM. Παρατηρούμε διαδοχικά πλαίσια τα οποία είναι σωστά να ακολουθούνται από πλαίσια στα οποία έχει εντοπιστεί HEC Error. To σήμα ‘ram valid’ ορίζει τις valid λέξεις του κάθε πλαισίου. Καθώς το πρώτο πλαίσιο περνάει στην επόμενη μονάδα στο δεύτερο ανιχνεύεται HEC Error. Το πρώτο πλαίσιο μεταδίδεται κανονικά ενώ η FSM περνάει στην κατάσταση hec_error_discoverd. Μόλις ξεκινήσει η μετάδοση του επόμενου πλαισίου η FSM μεταβαίνει στην κατάσταση hec_error και το σήμα ‘ram_valid’ παραμένει απενεργοποιημένο μέχρι την αρχή του επόμενου σωστού πλαισίου. Μπορούμε επίσης να παρατηρήσουμε ότι το σήμα ram valid δεν μένει σταθερά στο ‘1’ κατά την μετάδοση σωστών πλαισίων. Αυτό συμβαίνει λόγω της πλεονάζουσας πληροφορίας από τον RS Decoder καθώς και των τριών πρώτων λέξεων κάθε πλαισίου που χρησιμοποιούνται μόνο από τις μονάδες του συγχρονισμού. Στην Εικόνα 12 το κάθε εικονικό πλαίσιο αποτελείται από 5 κωδικολέξεις του RS Decoder.

Εικόνα 13 : HEC, HEC & Scrambler Control

Εικόνα 12: Valid to RAM FSM

27

Στην Εικόνα 14 μπορούμε να εξετάσουμε την περίπτωση κατά την οποία εντοπίζεται ένα FEC Error (Error στον RS Decoder) σε κάποιο τυχαίο σημείο του πλαισίου. Σε αυτή την περίπτωση το πλαίσιο μεταδίδεται κανονικά ως valid μέχρι και την κωδικολέξη στην οποία βρέθηκε το σφάλμα.

Εικόνα 14 : Valid to RAM FSM (RS Error)

28

8. Πειραματική Δραστηριότητα

8.1. Συνδεσιμότητα PANDA ONU με Huawei OLT

Διάγραμμα

Στόχος του παρόντος σταδίου ήταν ο έλεγχος συνδεσιμότητας μεταξύ της Panda ONU και του HUAWEI OLT. Το στάδιο αυτό χωρίζεται στα δύο παρακάτω υπο-στάδια:

Υπο-στάδιο 1

Το HUAWEI OLT με την χρήση ενός splitter συνδέεται ταυτόχρονα με την PANDA ONU και με τη HUAWEI ONU. Η διασύνδεση αυτή πραγματοποιείται επειδή ενώ η PANDA ONU μπορεί να λαμβάνει και να επεξεργάζεται επιτυχώς downstream κίνηση, δεν είναι δυνατό να στείλει επιτυχώς upstream κίνηση στο Huawei OLT λόγω «κλειστού» από την εταιρεία πρωτοκόλλου. Η HUAWEI ONU επικοινωνεί με το OLT, η PANDA ONU λαμβάνει τα δεδομένα που προορίζονται για τη HUAWEI ONU και με αυτόν τον τρόπο επιδεικνύεται η επιτυχής λήψη και επεξεργασία της downstream κίνησης.

Υπο-στάδιο 2

Η PANDA ONU συνδέεται με το Dummy OLT. Το Dummy OLT χρησιμοποιείται για να επιδειχθεί η σωστή προετοιμασία (upstream datapath) και αποστολή (φυσικό επίπεδο) των upstream XGTC ριπών από την PANDA ONU. Οι XGTC ριπές λαμβάνονται, αποπλέκονται και αναγνωρίζονται από το Dummy OLT και το περιεχόμενο των ριπών εμφανίζεται στο Vivado Analyzer (λογισμικό που εμφανίζει σε υπολογιστή στιγμιότυπα από την λειτουργία του κυκλώματος).

29

Εξοπλισμός

Ο παρακάτω πίνακας απαριθμεί τα στοιχεία του εξοπλισμού που συμμετείχαν στα πειράματα καθώς και τον συμμετέχοντα που παρείχε το κάθε ένα από αυτά.

Είδος

Κατασκευαστής

&

μοντέλο

Πάροχος

XGPON PANDA ONU Virtex VC707 FPGA board InAccess

XGPON Dummy OLT Kintex KC705 FPGA board InAccess

XGPON ONU Huawei MA5821 OTE

XGPON OLT Huawei MA5600T OTE

XGPON CARD Huawei H802XGBC OTE

VDSL2 IAD 2 ZTE 931VII OTE

ONU receiver (Linear photoreceiver)

u2t QPRV 1000A ΕΠΙΣΕΥ

Clock and data recovery (CDR) for XG-PON ONU

Communication Techniques, Inc - MCDR-9000

AIT

Παλμογράφος HP83480A Digital Communications Analyzer

ΕΠΙΣΕΥ

Single Fiber bi-directional SFP+ for XGPON

SPPS-27-48F-N2-CDFA Optronics

Voltage Sources TTi EL 302T ΕΠΙΣΕΥ

Διεπαφές

Όνομα στο διάγραμμα Είδος διεπαφής Παράμετροι / σχόλια

SMA* XGPON XGTCd frames

30

SFP+ XGPON XGTCu burst

Host PC Gigabit Ethernet Untagged

Dummy OLT Analyzer (On screen results from captures (JTAG))

XGTCu frames from ONU, PLOAMu from registration, Ethernet frames from host pc

Wireless to Huawei ONT VDSL2/Ethernet Speed Test, Video streaming etc.

Σενάρια & Αποτελέσματα

Η λειτουργία της PANDA ONU στην downstream και upstream διεύθυνση επιβεβαιώνεται με τα παρακάτω σενάρια. Στο πρώτο σενάριο η PANDA ONU συνδέεται με τον εμπορικό OLT (Huawei) και μπορεί να επιβεβαιωθεί όλη η λειτουργία του downstream datapath και του upstream datapath (έως του σημείου του φυσικού επιπέδου). Στο δεύτερο σενάριο χρησιμοποιείται ένας μερικής λειτουργικότητας OLT (Xilinx Kintex7 KC705) που αναπτύχθηκε από την σχεδιαστική ομάδα της PANDA ONU (InAccess networks). Με την χρήση του εικονικού OLT επιδεικνύεται η λειτουργία του Upstream Datapath και μετά το φυσικό επίπεδο, καθώς και οι λειτουργίες που επιβεβαιώνονται από το σενάριο 1. Παρακάτω περιγράφονται τα δύο σενάρια του test:

Σενάριο 1 : Σύνδεση HUAWEI OLT με PANDA ONU και HUAWEI ONT

Το HUAWEI OLT παραμετροποιείται ώστε να μπορεί να παρέχει υπηρεσία internet μέσω CPE που θα συνδεθεί σε μια πόρτα της HUAWEI ONU. Αρχικά συνδέεται σε φυσικό (οπτική ίνα) και λογικό επίπεδο (vlan) με το switch παροχής ευρυζωνικών PPP υπηρεσιών. Ακολουθεί παραμετροποίηση σε λογικό επίσης επίπεδο για την προώθηση της κίνησης από το HUAWEI OLT μέχρι και τον BRAS. Ακόμη, εφαρμόζεται κατάλληλη παραμετροποίηση για την υποστήριξη της HUAWEI ONU, αντίστοιχη αυτής που πραγματοποιήθηκε κατά την προεργασία που περιγράφεται στην παράγραφο 6.1. Η διαφοροποίηση έγκειται στο νέο ΟΝΤ profile, το οποίο αυτή τη φορά περιλαμβάνει TCONT με δύο GEM ports, υψηλότερους επιτρεπόμενους ρυθμούς μετάδοσης καθώς και κατάλληλες ρυθμίσεις QoS που να ανταποκρίνονται στην αναμενόμενη κίνηση (internet). Επίσης, παραμετροποιείται αντιστοίχως και η Huawei ONU. Δημιουργείται vlan και service port με traffic profiles που να εξασφαλίζουν το επιθυμητό QoS για την παροχή υπηρεσιών internet. Η κλήση PPP για την επίτευξη ευρυζωνικής σύνδεσης ξεκινά από ένα VDSL2 CPE του ΟΤΕ.

To HUAWEI OLT συνδέεται μέσω οπτικής ίνας με τη HUAWEI ONU και με το γραμμικό φωτοδέκτη του NTUA. Ο γραμμικός φωτοδέκτης μετατρέπει το οπτικό σήμα σε ηλεκτρικό και το μεταδίδει στο XG-PON CDR του ΑΙΤ. Το XG-PON CDR συνδέεται μέσω SMA (ομοαξονικό

31

καλώδιο) με τον παλμογράφο και την PANDA ONU (Xilinx VC707). Ο παλμογράφος χρησιμοποιήθηκε από την ομάδα του ΕΠΙΣΕΥ για τον έλεγχο της ποιότητας του σήματος από τον HUAWEI OLT και την ρύθμιση των οπτικών στοιχείων. Στη HUAWEI ONU συνδέεται ένα residential gateway στο οποίο συνδέεται ασύρματα το PC (“PC with wireless connection”). Στην PANDA ONU συνδέεται ένα δεύτερο PC ενσύρματα με Ethernet (GbE) και JTAG. Με την σύνδεση μέσω JTAG ελέγχεται η λειτουργία της ONU σε πραγματικό χρόνο, μέσω του λογισμικού Chipscope Analyzer. Στο δεύτερο PC επίσης λειτουργεί το λογισμικό ανάλυσης (Wireshark) που καταγράφει τα πλαίσια Ethernet που λαμβάνονται και στέλνονται από την

διεπαφή GbE.

H PANDA ONU στην συνδεσμολογία που περιεγράφηκε λειτουργεί ως στοιχείο sniffing. Η XGPON κίνηση διαμορφώνεται από το HUAWEI OLT και τις αιτήσεις του χρήστη που είναι συνδεδεμένος στη HUAWEI ONU και η PANDA ONU δέχεται και αναλύει την κίνηση σαν να προοριζόταν για την ίδια (λειτουργία sniffer). H PANDA ONU μέσω του πειράματος αποδεικνύεται ότι μπορεί να εκτελέσει όλες τις απαραίτητες διεργασίες όπως Registration, Management, προώθηση Ethernet πλαισίων μέσω GbE και προετοιμασία και αποστολή των XGTCu ριπών (upstream) βάση του προτύπου G987.3. Η διάταξη της δοκιμής έχει δομηθεί όπως περιεγράφηκε, γιατί όπως θα αναλυθεί παρακάτω η PANDA ONU δεν αναγνωριζόταν από το HUAWEI OLT κατά την διάρκεια των πειραμάτων.

Οι δοκιμές της συνδεσιμότητας της PANDA ONU με το HUAWEI OLT χωρίζονται σε τρία βήματα, τα οποία περιγράφονται παρακάτω:

Διαδικασία αναγνώρισης ONU

Η HUAWEI ONU παραμένει απενεργοποιημένη και η PANDA ONU λαμβάνει από το HUAWEI OLT “idle frames” (άεργα πλαίσια) και ανά περιόδους πλαίσια που απευθύνονται σε ONUs που αναμένουν την εγγραφή τους (registration). Σε αυτό το σημείο μπορούμε μέσω του Chipscope Analyzer να επιβεβαιώσουμε ότι επιτυγχάνεται ο φυσικός συγχρονισμός με το HUAWEI OLT και να διαβάσουμε τα περιεχόμενα των πλαισίων μετά την αποπερίπλεξη

32

(descrambler) και την αποκωδικοποίηση (Reed-Solomon Decoder). Έπειτα από τον συγχρονισμό τα περιεχόμενα όλων των XGTC πλαισίων που λαμβάνει η PANDA ONU, υπάρχει η δυνατότητα να διαβαστούν μέσω του Chipscope Analyzer.

Διαδικασία εγγραφής (registration)

Η HUAWEI ONU ενεργοποιείται και εκτελεί την διαδικασία της εγγραφής. Κατά την διαδικασία της εγγραφής η PANDA ONU λαμβάνει και χρησιμοποιεί από τον OLT α) τα στοιχεία Preamble και Delimeter και β) τα στοιχεία εγγραφής της Huawei ONU: ONU-ID, VSSN, Equalization Delay. Η διαδικασία αυτή επιδείχθηκε στο εργαστήριο του ΟΤΕ στις 3 Απριλίου 2015 κατά την επιτόπια ενδιάμεση αξιολόγηση του έργου. Στον υπολογιστή με χρήση σειριακής διεπαφής και εμφάνιση σε κονσόλα, μπορεί να δειχθεί η ONU-ID που δίνεται από τον διαχειριστή (ΟΤΕ) και το VSSN (Vendor Specific Serial Number) χαρακτηριστικό της HUAWEI ONU. Τέλος με την χρήση του Chipscope Analyzer είναι δυνατόν να δειχθεί η ορθότητα των XGTC ριπών (πριν το φυσικό επίπεδο) που ετοιμάζονται από την ONU και του χρονισμού του φυσικού επιπέδου (upstream) με βάση το πρότυπο G.987.3.

Περίοδος κανονικής Λειτουργίας

Μέσω του PC που είναι συνδεδεμένο ασύρματα στην HUAWEI ONU ζητάμε κίνηση μέσω διαδικτύου (speedtest, video streaming, browsing). Οι αιτήσεις από την HUAWEI ONU μεταφέρονται στο HUAWEI OLT το οποίο προσκομίζει τα ζητούμενα δεδομένα από το διαδίκτυο, δημιουργεί XGTC πλαίσια σύμφωνα με το πρότυπο G.987.3 και τα προωθεί στη HUAWEI ONU και την PANDA ONU. Η PANDA ONU δέχεται τα XGTC πλαίσια που περιέχουν την ζητούμενη κίνηση, εξάγει τα ενθυλακωμένα πλαίσια Ethernet και τα προωθεί στο PC μέσω της διεπαφής GbE. Τα πλαίσια Ethernet μπορούν να αναλυθούν με το λογισμικό ανάλυσης (Wireshark) στο PC καθώς και μέσω του Chipscope Analyzer.

Σενάριο 2 : Σύνδεση Dummy OLT με PANDA ONU

Το Dummy OLT συνδέεται στην downstream κατεύθυνση με ομοαξονικό καλώδιο (SMA connectors) και στην upstream κατεύθυνση με SFP+ (οπτική ίνα). Στην PANDA ONU συνδέεται ένα PC (PC 1) ενσύρματα με Ethernet (GbE) και JTAG. Με την σύνδεση μέσω JTAG ελέγχεται η λειτουργία της ONU σε πραγματικό χρόνο, μέσω του λογισμικού Chipscope Analyzer. Στο PC 1 επίσης λειτουργεί το λογισμικό ανάλυσης (Wireshark) που καταγράφει τα πλαίσια Ethernet που λαμβάνονται και στέλνονται από την διεπαφή GbE. Το Dummy OLT συνδέεται με ένα δεύτερο PC (PC2) μέσω JTAG, ώστε να ελέγχεται η λειτουργία του σε πραγματικό χρόνο με την χρήση του Vivado Analyzer.

33

Το Dummy OLT περιέχει προαποθηκευμένα XGTC frames τα όποια χρειάζονται για να ολοκληρωθεί η διαδικασία εγγραφής της PANDA ONU καθώς και πακέτα με ωφέλιμο φορτίο (Ethernet). Οι δοκιμές μπορούν να χωριστούν σε τρία βήματα:

Διαδικασία Registration

To Dummy OLT στέλνει στην downstream κατεύθυνση τα XGTC πλαίσια που είναι απαραίτητα για την ολοκλήρωση της εγγραφής (registration) της PANDA ONU. Μέσω του Chipscope Analyzer (στο PC1) μπορούμε να επαληθεύσουμε την λειτουργία των επιμέρους μονάδων (Synchronization, Decoding, XGTC Analyzer, PLOAM engine, XGTC Upstream Datapath) της PANDA ONU. Όπως και στο Σενάριο 1 επαληθεύουμε ότι η PANDA ONU ετοιμάζει σωστά τις απαντήσεις (upstream XGTC ριπές) που χρειάζονται για να ολοκληρωθεί η διαδικασία του registration. Στο PC2 χρησιμοποιώντας το Vivado Analyzer επιβεβαιώνουμε ότι λαμβάνονται ορθά οι upstream XGTC ριπές στον δέκτη του Dummy OLT.

Προώθηση Ωφέλιμου φορτίου στην downstream κατεύθυνση

Το Dummy OLT προωθεί XGTC πλαίσια τα οποία περιέχουν ωφέλιμο φορτίο (Ethernet πλαίσια). Μέσω του λογισμικού ανάλυσης (Wireshark) στο PC 1 βλέπουμε τα απεσταλμένα από τον Dummy OLT Ethernet πλαίσια και επιβεβαιώνουμε την ορθή λειτουργία του downstream datapath (μέχρι και την αποθυλάκωση και προώθηση των Ethernet πλαισίων) της PANDA ONU.

Προώθηση Ωφέλιμου φορτίου στην upstream κατεύθυνση

Από το PC 1 μέσω της διεπαφής GbE αποστέλονται πλαίσια Ethernet (π.χ. Ping, ARP) τα οποία λαμβάνονται από την PANDA ONU και αποθηκεύονται στις ουρές (Allocation Queues) του Upstream Datapath. Από το Dummy OLT αποστέλλονται προς την PANDA ONU XGTC πλαίσια τα οποία πληροφορούν την PANDA ONU για τον χρόνο και το μέγεθος του ωφέλιμου φορτίου

34

που επιτρέπεται να προωθήσει στην upstream κατεύθυνση (Allocation Grants). Κατά την περίοδο του XGTCd πλαισίου που περιέχει την άδεια (Allocation Grant) η ONU ετοιμάζει και αποστέλλει την XGTCu ριπή με το ωφέλιμο φορτίο (XGEM πλαίσια). Το ωφέλιμο φορτίο που έχει ενθυλακωθεί στην XGTC ριπή λαμβάνεται και αναλύεται από τον Dummy OLT και επιβεβαιώνεται μέσω του Vivado Analyzer στο PC 2.

Κατά την διάρκεια των πειραμάτων δεν κατέστη δυνατή η επικοινωνία της PANDA ONU με το HUAWEI OLT στην upstream κατεύθυνση. Η συγκεκριμένη εργασία προϋποθέτει την δυνατότητα μέτρησης λαθών και ανάγνωσης δεδομένων στο δέκτη του HUAWEI OLT, γεγονός που δεν ήταν τεχνικά εφικτό, λόγω περιορισμών του κατασκευαστή (Huawei). Στα πλαίσια των πειραμάτων το HUAWEI OLT εμφάνιζε στον διαχειριστή τα δύο παρακάτω μηνύματα: α) No signal Detected, β) Rogue ONU τα οποία λόγω «κλειστού» εταιρικού πρωτοκόλλου δεν κατέστη δυνατό να διερευνηθούν περαιτέρω.

8.2. Συνδεσιμότητα PANDA ONU με Ethernet Aggregator & VDSL

Στόχος του παρόντος σταδίου ήταν η επιτυχής επικοινωνία μεταξύ των υποσυστημάτων Ethernet Aggregator & VDSL (που αναπτύχθηκε από την Intracom Telecom) με την PANDA ONU (που αναπτύχθηκε από την InAccess Networks). Το στάδιο αυτό χωρίζεται σε δύο υπο-στάδια ανάλογα με το αν στο άλλο άκρο της PANDA ONU χρησιμοποιείται το εμπορικό Huawei OLT του ΟΤΕ ή ένα πειραματικό OLT (dummy OLT) το οποίο αναπτύχθηκε επίσης από την ομάδα της InAccess Networks για τους σκοπούς testing της PANDA ONU.

Με χρήση HUAWEI OLT

Διάγραμμα

Εξοπλισμός

Είδος Κατασκευαστής & μοντέλο Πάροχος

VDSL2 IAD Comtrend 6373 Intracom Telecom

35

VDSL2 Card

Card ID: #6

SW version: 2.1.26b6

Intracom Telecom Intracom Telecom

Ethernet Aggregator

Card ID: #2

SW version: 2.1.0.build_35

Intracom Telecom Intracom Telecom

PANDA ONU InAccess InAccess

Residential gateway ZTE 931VII OTE

Huawei ONU Huawei MA5821 OTE

Huawei OLT Huawei MA5600T OTE

XGPON CARD

(in Huawei OLT) Huawei H802XGBC OTE

ONU receiver u2t QPRV 1000A ΕΠΙΣΕΥ

Clock and data recovery for ONU

Communication Techniques, Inc - MCDR-9000

AIT

voltage sources (power supplies for ONU receiver

and CDR) TTi EL 302T ΕΠΙΣΕΥ

Διεπαφές

Όνομα στο διάγραμμα Είδος διεπαφής Παράμετροι / σχόλια

Β Fast Ethernet Untagged

E L1: VDSL2

L2: Ethernet Untagged

F Gigabit Ethernet Tagged VLAN: 120

36

G Gigabit Ethernet Tagged VLAN: 120

H XGPON Πλαίσια XGEM

I GbE Σύνδεση με δίκτυο ΟΤΕ

J Gigabit Ethernet Tagged VLAN: 120

K Ethernet / WiFi Untagged

Σενάρια και Αποτελέσματα

Καθοδική Κατεύθυνση (Downstream)

Από το κεφάλαιο 6, είναι γνωστό ότι η PANDA ONU δεν είναι δυνατό να στείλει επιτυχώς upstream κίνηση στο Huawei OLT λόγω «κλειστού» από την εταιρεία πρωτοκόλλου. Για αυτό το λόγο, χρησιμοποιούμε τη Huawei ONU ώστε να επιτευχθεί επιτυχής σύνδεση μεταξύ Huawei OLT και Huawei ONU. Στην τελευταία συνδέεται ένα residential gateway στο οποίο συνδέεται ένα PC (PC2). Το PC2 λαμβάνει κανονικά υπηρεσίες πάνω από το VLAN 120.

Η PANDA ONU συνδέεται σε άλλη οπτική ίνα του splitter, παρακολουθώντας όμως τα ίδια οπτικά σήματα που εναλλάσσονται στην κατεύθυνση downstream από το Huawei OLT προς την Huawei ONU, κάνοντας ουσιαστικά downstream sniffing. Στη συνέχεια, εξάγει από τα XGTC frames τα XGEM frames και από αυτά τα Ethernet frames τα οποία προωθεί αυτούσια προς τον Aggregator. Σε αυτό το σενάριο, η σηματοδοσία (PLOAM και OMCI) δεν απευθύνεται προς την PANDA ONU αλλά προς την Huawei ONU. Επίσης, η PANDA ONU (εφόσον δεν έχει η ίδια τη δυνατότητα interaction με το OLT) έχει τους εξής περιορισμούς:

δεν έχει την δυνατότητα allocation filtering, άρα ότι δέχεται σε μορφή Ethernet θα διοχετεύεται στον Aggregator.

Κάθε XGEM πακέτο (frame) πρέπει να περιέχει ένα πλήρες Ethernet frame

Στόχος ήταν η λήψη κίνησης downstream από την PANDA ONU και προώθησής προς το PC1 όπου ένα λογισμικό ανάλυσης (Wireshark) επιδεικνύει τα ληφθέντα πακέτα.

Το παραπάνω test ήταν επιτυχές και υπάρχει σχετικό video με την εκτέλεσή του.

Ανοδική Κατεύθυνση (Upstream)

Δεν κατέστη δυνατή η αποστολή frames από την PANDA ONU προς το Huawei OLT. Ως εκ τούτου το παρόν σενάριο δεν εκτελέστηκε.

37

Με χρήση Dummy OLT

Διάγραμμα

Εξοπλισμός

Είδος Κατασκευαστής & μοντέλο Πάροχος

VDSL2 IAD Comtrend 6373 Intracom Telecom

VDSL2 Card

Card ID: #6

SW version: 2.1.26b6

Intracom Telecom Intracom Telecom

Ethernet Aggregator

Card ID: #2

SW version: 2.1.0.build_35

Intracom Telecom Intracom Telecom

PANDA ONU InAccess InAccess

Dummy OLT InAccess InAccess

Διεπαφές

Όνομα στο διάγραμμα Είδος διεπαφής Παράμετροι / σχόλια

Β Fast Ethernet Untagged

38

E L1: VDSL2

L2: Ethernet Untagged

F Gigabit Ethernet Untagged

G Gigabit Ethernet Untagged

H XGPON Πλαίσια XGEM

J Xilinx cable Σύνδεση για το Vidado

K Xilinx cable Σύνδεση για το Chipscoe

Σενάρια και Αποτελέσματα

Καθοδική Κατεύθυνση (Downstream)

Στο Dummy OLT είχαν προαποθηκευθεί XGTC frames που περιλαμβάνουν untagged Ethernet frames ICMP (ping requests) με destination MAC address αυτήν του PC1. Στόχος ήταν η αποστολή τους, η λήψη τους από το PC1 και η επιβεβαίωσή τους στο Wireshark.

Ανοδική Κατεύθυνση (Upstream)

Το PC1 στέλνει Ethernet frames προς την ανοδική κατεύθυνση. Συγκεκριμένα, στο test το PC1 κάνει διαρκώς ping σε μια άγνωστη διεύθυνση. Αυτό είναι ως αποτέλεσμα να δημιουργούνται διαρκώς ARP broadcasts από το PC1. Οι στόχοι ήταν δύο:

Αρχικά, η λήψη των Ethernet frames από την PANDA ONU και η ενθυλάκωσή τους σε XGEM frames. Το test ήταν επιτυχές και ήταν δυνατή η παρατήρηση των XGEM frames μέσω του Chipscope από το PC3.

Κατόπιν επιτυχίας του παραπάνω, η περαιτέρω ενθυλάκωση σε XGTC frames από την PANDA ONU και η λήψη τους από το dummy OLT. Το test ήταν επιτυχές και ήταν δυνατή η παρατήρηση των XGTC frames μέσω του Vivado από το PC2.

39

9. Παράρτημα – Υλοποίηση σε FPGA

Για την επιβεβαίωση της ορθής λειτουργίας των κυκλωμάτων καθώς και για τα πειράματα που αναφέρθηκαν στο Παράρτημα Ι χρησιμοποιήθηκε Xilinx Virtex FPGA (VC707 Evaluation Board).

Για τον δέκτη της ONU χρησιμοποιήθηκαν οι SMA (ομοαξονικά καλώδια) δέκτες του VC707. Το σήμα μεταφέρεται μέσω οπτικής ίνας από τον OLT σε συσκευή που μετατρέπει το οπτικό σήμα σε ηλεκτρικό. Για την επιλογή κατάλληλης τάσης του σήματος που φτάνει στις SMA υποδοχές χρησιμοποιήθηκε το IBERT (Integrated Bit Error Ratio Test). Οι transceivers (GTX) της Xilinx χρησιμοποιούν ένα κατώφλι (τάση τερματισμού) στο δέκτη ώστε να ξεχωρίζουν το ‘0’ από το ‘1’. Το κατώφλι αυτό μπορεί να ρυθμιστεί από τον σχεδιαστή ανάλογα με τις απαιτήσεις της κάθε διάταξης. Μετρώντας το bit error rate σε αναλογία με την τάση τερματισμού του δέκτη επιλέχθηκε η κατάλληλη τιμή.

Όπως τα περισσότερα πρωτόκολλα επικοινωνιών έτσι και το G.987.3 ορίζει πως ο κεντρικός κόμβος χρησιμοποιεί ένα ελεύθερο ρολόι (free running clock) για την μετάδοση δεδομένων ενώ οι απομακρυσμένοι κόμβοι πρέπει να υλοποιούν ένα κύκλωμα ανάκτησης ρολογιού (Clock Data recovery –CDR) και να εκπέμπουν δεδομένα χρησιμοποιώντας αυτό το ρολόι. Οι GTX transceivers χρησιμοποιούν ένα ρολόι αναφοράς μικρής συχνότητας και χρησιμοποιώντας PLLs (Phased Locked Loop) στέλνουν/λαμβάνουν bits στο rate του καναλιού. Για τον πομπό της ONU χρησιμοποιήθηκε η υποδοχή SFP (Small Form-Factor Pluggable Transceivers). Τα δεδομένα λαμβάνονται από τους δέκτες SMA, ανακτάται το ρολόι και χρησιμοποιείται ως ρολόι αναφοράς για τον transceiver που είναι συνδεδεμένος με την SFP υποδοχή.

40

Βιβλιογραφία

[1] A. Foteas, N. Liakopoulos, G. Menoutis, I. Patronas, Ch. Kachris, D. Klonidis, "Design of Optical Network Unit (ONU) for hybrid WDM/TDM NG-PON", Electronics Circuits and Systems, 22nd IEEE International Conference on, December 2015 (To Appear).

[2] G. Alexandratos, K. Bampionitakis, K. Manolopoulos, I.Patronas, D. Reisis, G. Synnefakis, “Synchronization and Calibration FPGA Design for the XG-PON Optical Network Unit & Terminals (ONU/ONT)”, Journal of Engineering Science and Technology Review 4

[3] G. Georgis, Ch. Tzeranis, G. Synnefakis and D. Reisis, "FPGA Design of the Decoding Functions in the Physical Layer Adaptation Subsystem of the XG-PON Optical Network Unit/Terminal", Ph.D. Research in Microelectronics and Electronics, 10th IEEE International Conference on, Grenoble, France, July 2014 [Silver Leaf Award].

[4] G. Georgis, Ch. Tzeranis, G. Synnefakis and D. Reisis, "XG-PON Optical Network Unit Downstream FEC Design Based on Truncated Reed-Solomon Code", Electronics Circuits and Systems, 21st IEEE International Conference on, Marseille France, December 2014.

[5] 10-Gigabit-capable Passive Optical Networks (XG-PON): Transmission convergence (TC) layer specification, ITU-T Telecom. Std. Sector Recommendation G.987.3, Rev. 01/2014.

[6] 10-Gigabit-capable Passive Optical Network (XG-PON) systems: Definitions, abbreviations and acronyms. ITU-T Telecom. Std. Sector Recommendation G.987, Rev. 06/2012.

[7] F. J. Effenberger, “The XG-PON system: Cost effective 10 Gb/s access,” J. Lightwave Technol., vol. 29, no. 4, pp. 403–409, Feb 2011.

[8] Dave Hood, Elmar Trojer. Gigabit-capable Passive Optical Networks. Published by John Wiley & Sons, Inc., Hoboken, New Jersey at April 2012. ISBN 978-0-470-93687-0.

[9] G. Menoutis, A. Foteas, N. Liakopoulos, G. Georgis, D. Reisis, G. Synnefakis, "A Configurable Transmitter Architecture & Organization for XG-PON OLT/ONU/ONT Network Elements", Electronics Circuits and Systems, 22nd IEEE International Conference on, December 2015 (To Appear).

[10] 7 Series FPGAs Clocking Resources, User Guide UG472. June 12, 2015.

[11] 7 Series FPGAs GTX/GTH Transceivers, User Guide UG476. August 19, 2015

[12] Volnei A. Pedroni, Circuit Design with VHDL. MIT Press Cambridge Massachusetts 2004. ISBN 0-262-16224-5.

[13] H. Wu and M. Zhao, “From GPON to 10G GPON,” Huawei Communicate, vol. 57, pp. 49–51, Sep. 2010. [Online]. Available: http://www.huawei.com/en/about-huawei/publications/communicate/hw-081018.htm